[發(fā)明專利]一種層間介電層平坦化的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 01103003.8
• 申請(qǐng)日: 2001-01-23
• 公開（公告）號(hào): CN1367531A
• 公開（公告）日: 2002-09-04
• 發(fā)明（設(shè)計(jì)）人: 簡山杰;吳德源;林永昌
• 申請(qǐng)（專利權(quán)）人: 聯(lián)華電子股份有限公司
• 主分類號(hào): H01L21/822
• 分類號(hào): H01L21/822;H01L21/8242;H01L21/3105
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 陶鳳波

本發(fā)明提供一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic?random?access?memory，DRAM)的制作方法，特別是一種在嵌入式動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(embeddedDRAM，E-DRAM)的制作過程中改善層間介電層(inter?layer?dielectric?layer，ILD?layer)的平坦化的方法。

動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)是由數(shù)目龐大的存儲(chǔ)元(memory?cell)所聚集而成的。每個(gè)存儲(chǔ)元皆包含有一個(gè)開關(guān)晶體管(pass?transistor)，通常為一金屬氧化物半導(dǎo)體晶體管(metal-oxide-semiconductor?field-effect?transistor，MOSFET)，以及一個(gè)儲(chǔ)存電容(storage?capacitor)。而隨著制造集成度的不斷提高，現(xiàn)今制作半導(dǎo)體集成電路的趨勢是將DRAM存儲(chǔ)元陣列(memory?cellarray)與高速邏輯電路元件(high-speed?logic?circuit?elements)進(jìn)行整合，同時(shí)制作在一個(gè)晶片(chip)上，形成一種同時(shí)結(jié)合了存儲(chǔ)器陣列以及邏輯電路(logiccircuits)的嵌入式動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(E-DRAM)，以大幅節(jié)省面積并加快訊號(hào)的處理速度。

然而，傳統(tǒng)的制作E-DRAM的制作工藝卻會(huì)遭遇到層間介電層不易平坦化的問題，也就是在E-DRAM上的邏輯電路區(qū)(logic?region)，亦稱為周邊電路區(qū)(periphery?area)，與存儲(chǔ)區(qū)之間的存在有一高度落差(step?heightdifference)。而該高度落差的產(chǎn)生，會(huì)影響到其后續(xù)的銅制作工藝(Cutechnology)，因?yàn)樵阢~制作工藝中，很嚴(yán)格地要求該高度落差至少必須小于1000埃。

請(qǐng)參閱圖1至圖8，圖1至圖8為傳統(tǒng)的于一半導(dǎo)體晶片50上制作一E-DRAM的示意圖。如圖1所示，半導(dǎo)體晶片50包含有一硅基底(siliconsubstrate)52。硅基底52的表面上已經(jīng)預(yù)先定義出一存儲(chǔ)區(qū)10以及一邏輯電路區(qū)12。存儲(chǔ)區(qū)10中包含有多個(gè)電容器18a、18b以及柵極結(jié)構(gòu)14，而邏輯電路區(qū)12中則包含有多個(gè)柵極結(jié)構(gòu)15。在存儲(chǔ)區(qū)10中，電容器18a、18b是形成于一利用常壓化學(xué)氣相沉積法(atmospheric?pressure?CVD)所沉積的近似平坦的氧化硅層22上，而柵極結(jié)構(gòu)14則是形成于硅基底52表面，其上覆蓋有一磷硅玻璃(phosphosilicate?glass，PSG)層20。借由穿透氧化硅層22以及磷硅玻璃層20中的電極接觸(node?contact)16，電容器18a可與硅基底52表面的漏極或源極(未顯示于圖中)形成電連接。

傳統(tǒng)的制作E-DRAM的方法是先于半導(dǎo)體晶片50的表面上形成一層硼磷硅玻璃(borophosphosilicate?glass)層24，同時(shí)覆蓋住存儲(chǔ)區(qū)10以及邏輯電路區(qū)12，以用來作為緩沖層(buffer?layer)。由于電容器18a、18b的高度約為7000至9000埃(angstroms，A)，因此在半導(dǎo)體晶片50表面沉積硼磷硅玻璃層24之后，將會(huì)造成半導(dǎo)體晶片50表面的存儲(chǔ)區(qū)10與邏輯電路區(qū)12之間產(chǎn)生一約為6000至9000埃的高度落差。

接著如圖2所示，進(jìn)行一非等向性干蝕刻制作工藝，向下蝕刻硼磷硅玻璃層24直至氧化硅層22的表面，并于存儲(chǔ)區(qū)10的邊緣形成一側(cè)壁子26。然后于半導(dǎo)體晶片50表面沉積一厚度約3000至7000埃的磷硅玻璃層32，并利用一熱流(thermal?re-flow)制作工藝，以初步減少存儲(chǔ)區(qū)10與邏輯電路區(qū)12間的高度落差。其中側(cè)壁子26的功用在于緩沖半導(dǎo)體晶片50表面的熱應(yīng)力(thermal?stress)。

如圖3所示，隨后于半導(dǎo)體晶片50表面上形成一光阻層42，并利用一黃光制作工藝將存儲(chǔ)區(qū)10上方的光阻層42加以去除。隨后于半導(dǎo)體晶片50表面進(jìn)行一回蝕刻制作工藝，以對(duì)未被光阻層42覆蓋的硼磷硅玻璃層32，向下蝕刻到一預(yù)定深度，使得位于存儲(chǔ)區(qū)10上方硼磷硅玻璃層32的厚度，約剩下1000埃左右。然后如圖4所示，進(jìn)行一去光阻以及清洗干燥制作工藝，以便完全去除光阻層42。

如圖5所示，接下來進(jìn)行一化學(xué)機(jī)械研磨(chemical?mechanical?polishing，CMP)制作工藝，以平坦化硼磷硅玻璃層32的表面。隨后如圖6所示，于半導(dǎo)體晶片50表面沉積一厚度約為1000埃的磷硅玻璃層44，以使半導(dǎo)體晶片50表面具有一較平坦的表面。