[發(fā)明專利]為了檢查目的具有二重核心邏輯電路和硬件故障輸入的集成電子組件

無效

• 申請?zhí)枺?/td>: 00814930.5
• 申請日: 2000-10-24
• 公開（公告）號: CN1384936A
• 公開（公告）日: 2002-12-11
• 發(fā)明（設計）人: M·加梅斯盧;K·克勞澤
• 申請（專利權）人: 西門子公司
• 主分類號: G06F11/16
• 分類號: G06F11/16;G06F11/267
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 鄭立柱,張志醒

本發(fā)明涉及到具有很多接頭，具有至少兩個同類型的，按照同步運行方式運行的核心轉換電路以及具有一個比較裝置的一個集成電子組件，為了相互比較經過檢查輸入端將相互對應的核心轉換電路輸出端的信號輸入給比較裝置和比較裝置有一個比較器輸出端當這些信號不一致時用于輸出一個故障信號。

在集成組件(IC)的很多應用中，特別是例如在交換技術系統(tǒng)或交通導向控制的符合應用的集成組件(A-SIC)中，由于安全技術原因要求更高的故障安全性。這是借助于集成轉換電路內部的自監(jiān)控和故障識別進行的。達到故障安全性的基本解決要點在于，將集成轉換電路內重要的硬件部分制成為成倍的。因此轉換電路包括的核心部件至少有兩個同樣的結構。這種成倍轉換電路的運行方式例如是這樣進行的，一個核心部件作為有效部件執(zhí)行轉換電路任務，而另外的核心部件是無效的和工作在空運轉；或兩個核心部件工作在微同步并聯的“串聯運行”中。

在WO94/08292?A1中敘述了成倍的處理器控制單元，這是由兩個同樣的，相互連接的各自具有一個處理器單元、一個RAM-數據存儲器和外部設備轉換電路的控制單元組成的。將每個處理器單元決定構成為，是否它是有效的或處于備用運行狀態(tài)。有效處理器單元在RAM-存儲器中的寫入循環(huán)是與兩個成倍的RAM存儲器同步的或在兩個RAM存儲器的一個上進行的。備用單元保持備用狀態(tài)直到由于有效單元故障將其調入，以代替目前的有效單元。因此按照WO?94/08292?A1成倍的處理器單元的有效性原則上是不同步的和這種成倍的方式相對于本發(fā)明對象的分類是不同的。

此外WO?94/08292?A1的兩個處理器單元中的一個是用兩個微處理器構成的，這些是按照微同步模式工作的。將兩個微處理器的微同步性借助于一個比較器進行監(jiān)控。比較器在任何時間監(jiān)控兩個處理器的地址信號，數據信號和控制信號的同一性；將偏差解釋為有關處理器單元的故障。因此在成對微處理器上的微同步運行導致一個中斷信號或者整個處理器單元的重新安排。在處理器單元內的成倍微處理器導致由統(tǒng)一節(jié)拍信號供應的“串聯單元”。

對于本發(fā)明更重要的故障安全性的一個另外觀點-這在上述WO94/08292?A1中當然沒有涉及到-是涉及到借助于硬件-故障輸入監(jiān)控在故障情況時的性能。為了電子儀表的實驗目的，特別是由客戶從制造商驗收時，除了其他之外將硬件故障進行仿真和將儀表的正確要求當出現這種故障時進行檢查。此外將導線中斷或插銷接觸，短路，互相拿錯等進行仿真。一般來說試驗是針對，是否和在儀表中這種故障識別，定位，追溯到其可能的原因到何程度和隨后報告。例如將故障輸入可以借助于中間適配器，開關，跳閘，專門組件，額外總線和很多其他方法實現。在所有這些方法中通過調整開關，插入專門組件等例如將數據和地址轉換，產生中斷和其他類似故障的功能的硬件故障輸入。

申請人在DE?197?35?163?A1中敘述了借助于一個控制邏輯電路在具有至少一個硬件故障輸入的電子組件上的硬件故障模擬，控制邏輯電路是這樣構成的，將經過組件接頭引出的數據輸入端輸入的故障信號進行解碼，從中推導出用于故障控制的指令和在其基礎上將故障控制信號放在至少一個故障控制輸出端上，故障控制輸出端是與故障輸入的信號輸入端相連接的。此外特別是可以將控制邏輯電路構成為組件的邊界掃描試驗邏輯電路的一部分和將數據輸入構成為邊界掃描試驗邏輯電路的所謂的TAP-接口。

邊界掃描，德文意思是邊界檢查，是建立在IEEE-標準1149-1基礎上的和用于作為組件上集成的，標準化的試驗邏輯電路，例如在“邊界掃描試驗：一個實際的方法”，H.Bleeker，P.van?Ei?jnden和F.de?Jong，Dordrecht，Boston，Kluwer科學出版社1993，ISBN?0-7923-9296-5，中詳細敘述的。邊界掃描的初始目的是試驗ICs之間的連接，在正常運行功能和控制一個ICs的自試驗期間觀察在IC-接頭上的信號。在目前買到的ICs特別是ASICs中一般來說已經實現了邊界掃描。