[發(fā)明專利]靜態(tài)隨機(jī)存取存儲器(SRAM)

有效

• 申請?zhí)枺?/td>: 00809871.9
• 申請日: 2000-04-26
• 公開（公告）號: CN1379913A
• 公開（公告）日: 2002-11-13
• 發(fā)明（設(shè)計(jì)）人: T·舒爾茨;G·恩德爾斯;L·里施;D·維德曼
• 申請（專利權(quán)）人: 西門子公司
• 主分類號: H01L27/11
• 分類號: H01L27/11;H01L21/8244
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 王岳,張志醒

發(fā)明的背景

本發(fā)明一般涉及到隨機(jī)存取存儲器，更確切地說是涉及到靜態(tài)隨機(jī)存取存儲器(SRAM)。

如本技術(shù)所知，SRAM有寬廣的應(yīng)用范圍。所希望的是使用來制作這種SRAM的表面積最小化。

發(fā)明的概述

根據(jù)本發(fā)明的一個實(shí)施方案，提供了一種由SRAM單元組成的陣列。每個單元具有多個被電互連的MOS晶體管。每個單元具有VDD接觸和VSS接觸。這些接觸之一被排列在各個單元內(nèi)的中心，而其它的接觸被4個鄰近的單元共用。

根據(jù)另一個實(shí)施方案，每個單元具有接觸中的一個公共接觸和排列在單元周邊角落區(qū)的字線接觸。

根據(jù)另一個實(shí)施方案，提供了一種在半導(dǎo)體本體中制作晶體管的方法。此方法包括在半導(dǎo)體本體的水平表面部分上制作具有預(yù)定垂直厚度的材料層。用此材料層作為掩模，將溝槽腐蝕進(jìn)入到半導(dǎo)體本體的未被掩蔽的部分中。在被材料層掩蔽的半導(dǎo)體本體部分中制作源區(qū)、漏區(qū)和柵溝道區(qū)。

根據(jù)另一個實(shí)施方案，柵絕緣體被制作在溝槽的側(cè)壁上。而且，柵導(dǎo)體被制作在溝槽中。

根據(jù)另一個實(shí)施方案，提供了一種在半導(dǎo)體本體中制作晶體管的方法。此方法包括在半導(dǎo)體本體的水平表面部分上制作具有預(yù)定垂直厚度的材料層。用此材料層作為掩模，將溝槽進(jìn)入到半導(dǎo)體本體的未被掩蔽的部分中。在被材料層掩蔽的半導(dǎo)體本體的半導(dǎo)體部分的表面部分中，按垂直關(guān)系制作源區(qū)、漏區(qū)和柵溝道區(qū)。柵導(dǎo)體被制作在柵溝道區(qū)的反側(cè)上。

根據(jù)另一個實(shí)施方案，提供了一種在半導(dǎo)體本體中制作晶體管的方法。此方法包括沿半導(dǎo)體本體的水平表面對覆蓋材料進(jìn)行圖形化，以提供具有垂直延伸側(cè)壁部分的這種材料。具有預(yù)定厚度的材料層被共形淀積在覆蓋材料的水平表面上以及覆蓋材料的垂直延伸側(cè)壁部分上，以提供這一材料層的垂直延伸部分。材料層被各向異性腐蝕，以清除淀積在覆蓋材料水平表面部分上的這一材料部分，同時保留這一材料層的垂直延伸部分。用此材料層的垂直延伸部分作為掩模，將溝槽腐蝕進(jìn)入到半導(dǎo)體本體的未被掩蔽的部分中。在被材料層的垂直延伸部分掩蔽的半導(dǎo)體本體部分中，制作源區(qū)、漏區(qū)和柵溝道區(qū)。

根據(jù)另一個實(shí)施方案，此晶體管與其它的這種晶體管一起，被排列組成同步動態(tài)隨機(jī)存取存儲器(SRAM)陣列。此陣列包括多個排列成行和列的SRAM單元，每個單元具有連接到字線接觸的字線。字線接觸被單元中4個鄰近的單元共用。單元之一有多個電互連的MOS晶體管，以提供SRAM電路。每個單元具有VDD接觸和VSS接觸。這些接觸之一被排列在各個單元內(nèi)的中心，而接觸的另一個被4個鄰近的單元共用。每個單元具有接觸中的一個公共接觸和排列在單元周邊角落區(qū)的字線接觸。

附圖的簡要說明

從結(jié)合附圖的下列詳細(xì)描述中，本發(fā)明的這些和其它的特點(diǎn)將變得更為明顯，其中：

圖1是根據(jù)本發(fā)明的半導(dǎo)體本體在其一個制造階段中的平面圖；

圖2A是圖1的半導(dǎo)體本體沿圖1中2A-2A線的剖面圖；

圖3A是圖1的半導(dǎo)體本體沿圖1中3A-3A線的剖面圖，稍帶一點(diǎn)透視圖；

圖2B-2E、2E’、2E”、2E、2E””、2F-2P、2P’、2P”、2Q-2S是根據(jù)本發(fā)明的圖2A的本體在其各個制造階段中的平面圖；

圖3A-3D和3N是根據(jù)本發(fā)明的圖3A的本體在其各個制造階段的剖面圖，圖3A、3B、3C、3D和3N處于對應(yīng)于圖2A-2D和2N的階段；

圖4是SRAM單元的示意圖；

圖5A-5B和5F-5G是根據(jù)本發(fā)明的圖1的半導(dǎo)體本體中的圖4的SRAM單元在其各個制造階段中的平面圖；

圖5C、5D和5E是圖4的SRAM單元沿圖5B中5C-5C、5D-5D和5E-5E線的剖面圖；

圖6是圖4和5A-5E的單元組成的陣列一部分的平面圖。

優(yōu)選實(shí)施方案的描述