[發明專利]電子電路內裝自測試的裝置和方法

有效

• 申請號: 00805160.7
• 申請日: 2000-03-13
• 公開（公告）號: CN1344416A
• 公開（公告）日: 2002-04-10
• 發明（設計）人: O·克尼夫勒;G·迪舍爾
• 申請（專利權）人: 因芬尼昂技術股份公司
• 主分類號: G11C29/00
• 分類號: G11C29/00
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 馬鐵良,張志醒

本發明涉及既包含組合邏輯電路也包含存儲器的電子電路的內裝自測試的裝置和方法。

迄今為止，在既包含組合邏輯電路也包含存儲器(RAM和/或ROM)的這種電子電路的內裝自測試(Built-in?Selftest＝BIST)的測試邏輯電路的硬件開銷異常高，因為組合邏輯電路和根據技術現狀在同一電路內包含的存儲器始終彼此獨立測試。根據技術現狀既有用于邏輯電路測試的自測試電路也有只測試存儲器部分的獨立自測試電路。與此相應自然伴有顯著較高的電路開銷和大多也較多的測試時間。

因此，本發明的任務是提供既包含組合邏輯電路也包含存儲器的電子電路的內裝自測試的一種裝置和一種方法，其中具有顯著減小的硬件開銷的這種裝置和這種方法應當是可實現的，而且優先用于自測試的時間花費也應減小。

根據本發明，本任務通過這種裝置解決，其中為邏輯電路和存儲器提供公共的自測試電路。

自測試電路包含既與邏輯電路也與存儲器連接的偽隨機樣本發生器。按照這方式，現在只需要唯一的一個偽隨機樣本發生器。

當自測試用的控制邏輯電路既與偽隨機樣本發生器也與存儲器尋址用的計數器連接時，這是有利的。

首先，邏輯電路和存儲器的輸出與公共的特征標記寄存器相連。按這種方式一只特征標記寄存器已足夠。

這時，不僅特征標記寄存器而且偽隨機樣本發生器由反饋連接的移位寄存器組成是特別有利的。

此外，本發明通過這樣的電路的內建自測試的方法解決本任務，其中同時并最大程度通過相同的硬件測試邏輯電路和存儲器。

這時借助時鐘控制自測試是特別有利的，該時鐘對用于存儲器尋址的計數器或偽隨機樣本發生器提供時鐘節拍，該偽隨機樣本發生器既為組合邏輯電路也為存儲器提供輸入數據。

這時，組合邏輯電路和存儲器的輸出數據輸入到在其中壓縮這些數據的特征標記寄存器是特別有利的。按照這種方式一個唯一的特征標記寄存器已足夠用于全部自測試。

當計數器確定把偽隨機發生器的數據寫入其上的存儲器的地址時，則產生特別一目了然的自測試操作順序。

當計數器的峰值位決定是否寫入存儲器或由存儲器讀出，使得在計數器逐一計數時首先寫入所有存儲器地址，隨后讀出時，這是特別有利的。因此當計數器向上順序計數時，寫狀態相當于0時的峰值位，而讀狀態相當于1時的峰值位。當計數器向下(即倒退)計數時，峰值位1必須意味著寫入，而峰值位0意味著讀出。

此外，通過計數器溢出確定自測試結束是特別有利的。

反饋連接的移位寄存器分別用作特征標記寄存器和偽隨機發生器。

本發明依靠在附圖中描述的實施例詳細說明如下。即：

圖1示出本發明自測試電路的概略方框圖；

圖2示出圖1的本發明自測試電路的詳細細節圖。

如圖1所示，本發明用作既包含組合邏輯電路10也包含存儲器(RAM和/或ROM)12的電子電路的內裝自測試的測試電路(BIST)。內裝的自測試的全部過程由BIST控制邏輯電路14控制(在圖2未示出)。此外，控制邏輯電路14支配對其它的、用于實現自測試的電路部件的數據的存取可能性。這部件是偽隨機樣本發生器(PRPG)16，計數器18和特征標記寄存器20。

如圖2詳細示出的那樣，偽隨機樣本發生器16的輸出與組合的邏輯電路10和存儲器12的數據輸入相連。組合的邏輯電路10的輸出和存儲器12的數據輸出與特征標記寄存器20相連。計數器18用其峰值位(MSB)與存儲器12的讀/寫控制器輸入相連，而計數器18的所有其它位與存儲器12的地址輸入相連。

這種自測試的操作過程，例如在用作CPU(中央處理器)的指令高速保存的電路情況下，如下所示：

自測試過程通過控制邏輯電路14控制。在啟動時，由邏輯電路10和存儲器12構成的應測試的模塊以及用于存儲器12尋址的計數器18，偽隨機樣本發生器(PRPG)16和特征標志寄存器20被復位。在測試期間對計數器提供時鐘脈沖并由此逐一計數。這時計數器讀數用于選擇存儲器12的所有存儲器位置，并且在寫-讀存儲器(RAM)情況下，也在寫和讀之間變換。為此，例如應用計數器18的峰值位(MSB)或谷值位。與此并行，組合邏輯電路10，也如技術現狀那樣，通常用由偽隨機樣本發生器16的偽隨機樣本激勵。然而，根據本發明把偽隨機樣本發生器16的相同的輸出數據同時用于描述(beschreiben)存儲器12。