[發明專利]半導體集成電路、具有該半導體集成電路的墨盒以及裝載該墨盒的噴墨記錄裝置

無效

• 申請號: 00803047.2
• 申請日: 2000-10-04
• 公開（公告）號: CN1338106A
• 公開（公告）日: 2002-02-27
• 發明（設計）人: 高木哲男
• 申請（專利權）人: 精工愛普生株式會社
• 主分類號: G11C17/00
• 分類號: G11C17/00;B41J2/175
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 陳霽,梁永

技術領域

本發明涉及半導體集成電路，具有該半導體集成電路的墨盒以及裝載該墨盒的噴墨記錄裝置，尤其涉及內藏非易失性存儲器、把升壓的電壓用于數據寫入時的半導體集成電路、具有該半導體集成電路的墨盒以及裝載該墨盒的噴墨記錄裝置。

背景技術

從來這樣的半導體集成電路在內藏非易失性存儲器內寫入數據時，用通過內部升壓電路升壓的電壓進行寫入工作。而且，在寫入終止后，對寫入時充電的信號線上積蓄的電荷放電后，移行到下一次寫入工作。這時放電通過半導體集成電路內的放電電路進行。

第13圖示出傳統的半導體集成電路內的放電電路的電路圖。正如同圖所示，該放電電路是對存儲元陣列5的信號線上附加的寄生電容CX上積蓄的電荷進行放電的電路。該寄生電容CX如下所示地進行充電。即：通過根據寫入信號WR的輸入地址計數器2進行計數工作，把該計數值作為輸入的地址譯碼器103工作。地址譯碼器103的構成包含用于指定構成存儲元陣列5的存儲元的列譯碼器和用于指定存儲元行的行譯碼器3，存儲元陣列5由配置在n行m列的多個存儲元構成。

列譯碼器4的各輸出，即譯碼結果輸入到作為開關元件的晶體管Tr1，Tr2，??…，Trm的各基極端。而且，各晶體管的源極端連接在數據線DW上，各晶體管的漏極端連接在與存儲元陣列5的存儲元的各列對應的信號線上。從而，通過譯碼器4的輸出，即譯碼結果，晶體管Tr1，Tr2，…，Trm的每一只處于導通狀態，經該晶體管與各列對應的信號線應該通過數據線DW的電壓進行充電。即：與由列譯碼器指定的列對應的信號線的寄生電容上積蓄電荷。例如，假設晶體管Tr1處于導通狀態，則在包含結點A的信號線上附加的寄生電容上應該積蓄電荷。

在這里，數據線DW上給與輸入控制電路8的輸出。該輸入控制電路8通過包含根據寫入信號WR的輸入使電源V_DD的電壓升壓的內部升壓電路107，和產生寫入信號WR的倒相信號的變換器105，和把該變換器105的輸出即寫入信號WR的倒相信號在基極端上提供的開關晶體管106，和把升壓輸出V_PP作為電源在數據線DW上提供與數據輸入I/O值對應的電壓的緩沖器108構成。

在這樣構成的放電電路101上向存儲元寫入時，寫入信號WR是高電平，晶體管106處于斷開狀態。這時電源V_DD在提供給內部升壓電路107，該升壓輸出V_PP成為高電位(如，15伏)。該電位作為電源提供給緩沖器108。由此與數據輸入I/O的值對應的電壓從緩沖器108提供給數據線DW。在該狀態通過晶體管Tr1，Tr2，…，的每一只處于導通狀態，經此晶體管與各列對應的信號線通過數據線DW的電壓充電。在該信號線處于充電狀態(積蓄電荷的狀態)，通過行譯碼器3的輸出順序變化，把數據寫入存儲元陣列5內的每一個存儲元內。

一方面向存儲元讀出時或其它時間寫入信號WR是低電平，晶體管106處于導通狀態。這時，電源V_DD并不提供給內部升壓電路107，該升壓輸出V_PP成為低電位(例如，5伏)。作為電源提供這電位的緩沖器108，不論數據輸入I/O的值如何，其輸出成為低電平。從而，經提供緩沖器108的輸出的數據線DW，上述積蓄電荷應該放電。例如在附加在圖中結點A上的寄生電容Cx上積蓄的電荷經數據線DW向附加在緩沖器108上的地放電。

總之，在傳統的放電電路101是在寫入終止的同時，通過晶體管106處于導通狀態，進行積蓄電荷放電的。從而，在具有這樣放電電路的半導體集成電路，存在如下所述的問題。

首先，為了使積蓄的電荷充分放出耗費時間。因此，存在缺點，即：直到對下一的存儲元寫入為止需要時間。

此外，在寫入終止的同時，一旦地址計數器的計數值改變，則在寄生電容上殘留高電壓的電荷，??該殘留電荷是引起誤寫入的主要原因。對這誤寫入參照第14圖進行說明。