[發(fā)明專利]有測試模式判斷電路的半導(dǎo)體存儲器

無效

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• 申請日: 2000-06-30
• 公開（公告）號: CN1303101A
• 公開（公告）日: 2001-07-11
• 發(fā)明（設(shè)計(jì)）人: 伊藤孝;月川靖彥;有富謙悟;朝倉干雄
• 申請（專利權(quán)）人: 三菱電機(jī)株式會社
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C11/4078;G11C29/00
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 楊凱,葉愷東

本發(fā)明涉及半導(dǎo)體存儲器，更詳細(xì)地說，涉及動態(tài)隨機(jī)存取存儲器(DRAM)中的測試模式判斷電路的改進(jìn)。

一般說來，DRAM有多種測試模式。如果設(shè)置在DRAM內(nèi)的測試模式判斷電路檢測出測試模式，則DRAM便進(jìn)入測試模式狀態(tài)。使用者在一般情況下使用DRAM時(shí)，測試模式判斷電路在WCBR(WE(寫啟動信號)、CAS(列地址選通信號)BEFORE??RAS(行地址選通信號))循環(huán)中，檢測是否有比H(邏輯高)電平還高的超VIH電平施加在地址引腳上，以便DRAM不致錯(cuò)誤地進(jìn)入測試模式。

可是，現(xiàn)有的DRAM不能同時(shí)進(jìn)入多種測試模式。與此不同，特開平5-242698號公報(bào)公開了一種能同時(shí)進(jìn)入多種測試模式的DRAM。可是，該DRAM在已經(jīng)進(jìn)入某種測試模式時(shí)，卻不能一邊保持該測試模式，一邊進(jìn)入另一測試模式。因此，該DRAM必須從測試模式暫時(shí)退出后再同時(shí)進(jìn)入兩種測試模式。

另外，現(xiàn)有的DRAM在進(jìn)入了測試模式時(shí)，必然要進(jìn)行刷新工作。因此，在DRAM進(jìn)入了某種測試模式的情況下，再進(jìn)入另一測試模式時(shí)，還要進(jìn)行刷新工作，存在不能準(zhǔn)確地執(zhí)行最初的測試的問題。

另外，在WCBR循環(huán)中，在寫啟動信號、列地址選通信號及行地址選通信號被錯(cuò)誤地輸入時(shí)，如果高電壓噪聲進(jìn)入地址引腳，則DRAM有可能錯(cuò)誤地進(jìn)入測試模式。

特開平10-247399號公報(bào)公開了這樣一種DRAM：在三次WCBR循環(huán)中輸入三種密碼信號，并存入寄存器中，在第四次WCBR循環(huán)中隨著地址輸入而進(jìn)入規(guī)定的測試模式。可是，該DRAM不能同時(shí)輸入多種測試模式。

本發(fā)明的目的在于提供一種不會錯(cuò)誤地進(jìn)入測試模式的半導(dǎo)體存儲器。

按照本發(fā)明，有存儲單元陣列的半導(dǎo)體存儲器備有：測試模式判斷電路；以及多個(gè)測試控制電路。測試模式判斷電路在行地址選通信號被激活之前，在寫啟動信號及列地址選通信號被激活時(shí)，根據(jù)地址關(guān)鍵字激活測試模式進(jìn)入信號，在該測試模式進(jìn)入信號被激活期間內(nèi)，在行地址選通信號被激活之前，在寫啟動信號及列地址選通信號被激活時(shí)，根據(jù)地址關(guān)鍵字有選擇地將多個(gè)測試模式信號激活。對應(yīng)于多個(gè)測試模式信號，設(shè)置多個(gè)測試控制電路。各測試控制電路響應(yīng)對應(yīng)的測試模式信號，對半導(dǎo)體存儲器進(jìn)行預(yù)定的測試。

上述測試模式判斷電路最好激活測試模式信號中的一個(gè)信號，并連續(xù)激活該測試模式信號，再激活另一個(gè)測試模式信號。

上述半導(dǎo)體存儲器最好還備有刷新裝置。刷新裝置在測試模式進(jìn)入信號未被激活期間內(nèi)，在行地址選通信號被激活之前，在寫啟動信號及列地址選通信號被激活時(shí)，刷新存儲單元陣列。

如上所述，如果采用本發(fā)明，則由于測試模式判斷電路在第二次WCBR循環(huán)中，開始根據(jù)地址關(guān)鍵字激活測試模式信號，所以該半導(dǎo)體存儲器錯(cuò)誤地進(jìn)入測試模式的可能性小。

圖1是表示本發(fā)明的實(shí)施例的DRAM總體結(jié)構(gòu)框圖。

圖2是表示圖1中的控制電路的局部結(jié)構(gòu)框圖。

圖3是表示圖1中的控制電路中包括的圖2中的測試模式進(jìn)入電路、行相關(guān)工作開始控制電路及行相關(guān)控制電路的結(jié)構(gòu)框圖。

圖4是表示圖3中的SVIH檢測器控制電路結(jié)構(gòu)的電路圖。

圖5是表示圖3中的測試模式進(jìn)入地址譯碼電路結(jié)構(gòu)的電路圖。

圖6是表示圖3中的測試模式進(jìn)入WCBR檢測電路結(jié)構(gòu)的電路圖。

圖7是表示圖3中的行相關(guān)工作開始控制電路結(jié)構(gòu)的電路圖。

圖8是表示行相關(guān)控制電路結(jié)構(gòu)的電路圖。

圖9是表示圖2中的測試模式設(shè)定電路的結(jié)構(gòu)框圖。

圖10是表示圖9中的測試模式設(shè)定脈沖發(fā)生電路結(jié)構(gòu)的電路圖。

圖11是表示圖9中的各測試模式地址譯碼電路結(jié)構(gòu)的電路圖。

圖12是表示圖9中的測試模式譯碼電路結(jié)構(gòu)的電路圖。

圖13是表示圖1至圖12所示的DRAM的測試模式進(jìn)入工作的時(shí)序圖。

圖14是表示圖13中的測試模式進(jìn)入工作后設(shè)定一種測試模式的工作時(shí)序圖。

圖15是表示圖14所示的測試模式設(shè)定工作后附加設(shè)定另一測試模式的工作時(shí)序圖。

圖16是表示圖15所示的測試模式設(shè)定工作后打算設(shè)定與它們不相容的測試模式時(shí)的工作時(shí)序圖。

圖17是表示圖15所示的測試模式設(shè)定工作后使一組復(fù)位而保持另一組的工作時(shí)序圖。

圖18是表示圖15所示的測試模式設(shè)定工作后附加設(shè)定另一測試模式的工作時(shí)序圖。

圖19是表示在測試模式中進(jìn)行的CBR刷新工作的時(shí)序圖。

圖20是表示圖1至圖12所示的DRAM在CBR循環(huán)中從測試模式退出的工作時(shí)序圖。