[發明專利]能減少負荷和時間的電路塊測試模型的產生方法及設備

無效

• 申請號: 00109030.5
• 申請日: 2000-06-02
• 公開（公告）號: CN1276534A
• 公開（公告）日: 2000-12-13
• 發明（設計）人: 大塚重和
• 申請（專利權）人: 日本電氣株式會社
• 主分類號: G01R31/317
• 分類號: G01R31/317
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 穆德駿,方挺

本發明涉及一種用于為半導體器件(如單片機)的測試電路塊(外圍宏)產生測試模型的方法及設備。

一般來說，一個單片機的組成除了中央處理器和存儲器以外還有各種外圍宏，如顯示控制宏、通信控制宏以及時間宏。在制造單片機的過程中，這些外圍宏必須與CPU和存儲器一起進行操作測試。

同時，由于CPU是按多個系列而被制造出來的，其結果使得CPU的位數以及指令代碼也隨系列的不同而不同。因此，在先前用于測試外圍宏的方法中，即使在單片機中通常使用的是相同的外圍宏，也必須從外部向具有不同系列CPU的單片機提供不同的測試模型。這就需要產生大量的新測試模型，而且用于準備這些測試模型所需的負荷和時間也相當大。

我們注意到，可以將一個被專門設計用于外圍宏測試的模型安排在單片機的內部并使其與該單片機的宏連接。但是，這種方法會造成使測試終端數目增加的問題，因而不可行。

本發明的一個目的是提供一種用于產生測試模型的方法和設備，該測試模型可對半導體器件(如單片機)的測試外圍宏進行測試，其能夠減少準備這個測試模型所需的負荷和線路。

根據本發明所述，在用于產生測試模型的方法中，可對半導體器件的至少一個電路塊進行測試，此半導體器件含有一個與該電路塊連接的控制電路，上述測試模型是通過參考一與控制電路的特性相對應的數據轉換庫而對一用于電路塊的公用測試模型進行轉換而被產生的。

通過以下文字說明并參考附圖，本發明將變得更加清晰易懂。在附圖中：

圖1是一個電路框圖，示出了根據本發明的用于對半導體器件進行測試的測試裝置的一個實施例；

圖2是圖1所示單片機的詳細電路框圖；

圖3是圖2所示測試電路的詳細電路框圖；

圖4是圖2所示總線橋接電路的詳細電路框圖；

圖5A的表格顯示出了圖1所示宏公用測試模型文件的內容的一個例子；

圖5B的表格顯示出了圖1所示CPU系列轉換庫的內容的一個例子；

圖5C的表格顯示出了圖1所示產品參數文件的內容的一個例子；

圖6、7和8是圖2所示單片機的改型電路框圖。

現在將參考圖1對根據本發明的用于對半導體器件進行測試的測試裝置的一個實施例進行說明。

在圖1中，參考標號1代表了一個用于對半導體器件進行測試的測試裝置，該半導體器件如單片機2-1，2-2和2-3。

圖2中顯示出了單片機2-1，2-2和2-3之一的結構。在圖2中，參考標號21代表一個控制處理單元(CPU)，22代表一個測試電路，23則代表一個總線橋接電路。測試電路22可在不需要CPU?21的情況下通過總線橋接電路23對電路塊(外圍宏)24-1、24-2和24-3進行測試。

在CPU?21和總線橋接電路23之間連接有一個高速系統總線SB，而在總線橋接電路23與外圍宏24-1、24-2和24-3之間則連接有一個低速外圍總線PB。例如，外圍宏24-1是一個用于控制顯示的宏，外圍宏24-2是一個用于控制通信的宏，外圍宏24-3是一個定時器宏。

外圍總線PB由地址總線AB、控制總線CB和數據總線DB構成。宏24-1、24-2和24-3分別與解碼器27-1、27-2和27-3有關，而解碼器27-1、27-2和27-3則與地址總線AB相連。解碼器27-1、27-2和27-3可對地址總線AB的高位進行解碼并可將其輸出信號傳送給外圍宏24-1、24-2和24-3的宏選擇端MS，進而對外圍宏24-1、24-2和24-3分別進行操作。

在一個測試模式中，測試電路22將提供給測試數據端TDi的多個數據D1轉換為數據D2，并將數據D2傳送給總線橋接電路23。另外，總線橋接電路23將多個數據D2轉換成數據D3并將數據D3傳送給宏24-1、24-2和24-3。

此處，假設數據D1、D2和D3，地址總線AB，控制總線CB以及數據總線DB的位數如下：

D1…8位

D2…32位

D3(AB，CB，DB)…32位

AB…16位

CB…8位

DB…8位

可以注意到，數據D1與用于操作選擇器(未在圖2中示出，但在圖3和圖4中示出)的選擇數據SD(4位)相關。

數據D3的一個例子由三串32位數據給出：