[發(fā)明專利]邏輯電路及先行進位電路

無效

• 申請?zhí)枺?/td>: 00107032.0
• 申請日: 2000-03-09
• 公開（公告）號: CN1267136A
• 公開（公告）日: 2000-09-20
• 發(fā)明（設計）人: 早川誠幸
• 申請（專利權(quán)）人: 株式會社東芝
• 主分類號: H03K19/00
• 分類號: H03K19/00;G06F7/50
• 代理公司: 中國國際貿(mào)易促進委員會專利商標事務所
• 代理人: 王永剛

1.一種從上位比特開始按順序檢查2進制數(shù)的數(shù)據(jù)串的比特時檢索最初出現(xiàn)的0或1的邏輯電路，包括：

由動態(tài)電路構(gòu)成并接受所述2進制數(shù)的數(shù)據(jù)串的最上位比特的“非”邏輯電路；

分別由動態(tài)電路構(gòu)成，與所述2進制數(shù)的數(shù)據(jù)串的最上位比特以外的比特一一對應，輸入對應于該比特位置的所述2進制數(shù)的數(shù)據(jù)串的比特和處于比該比特位置更上位的比特的或非電路；

從所述“非”邏輯電路和或非電路鄰接的電路接受兩個邏輯信號的2輸入或非電路。

2.根據(jù)權(quán)利要求1的邏輯電路，其特征在于所述“非”邏輯電路和或非電路由并聯(lián)在接地電位與所述“非”邏輯電路和或非電路的輸出線之間并聯(lián)連接的NMOS?FET構(gòu)成。

3.根據(jù)權(quán)利要求1的邏輯電路，其特征在于所述2輸入或非電路的前級中插入有倒相器。

4.一種邏輯電路，由定時電路、準-NMOS電路和邏輯門電路構(gòu)成；

定時電路由連接在輸出線和接地電位之間的第一組合電路構(gòu)成，在預充電期間，控制所述第一組合電路，把所述接地電位切離所述輸出線的同時，把電源供給所述輸出線，使所述輸出線提高到“H”電平，在輸出確定期間，把應評價的輸入信號送到所述第一組合電路的同時，停止對所述輸出線的電源供給，根據(jù)該邏輯運算值有選擇地把所述接地電位與所述輸出線連接起來，經(jīng)所述輸出線輸出所確定的邏輯值；

準-NMOS電路由連接在輸出線和接地電位之間的第二組合電路構(gòu)成，在所述預充電期間，控制所述第二組合電路，把所述接地電位連接到所述輸出線，使所述輸出線降低到“L”電平，在所述輸出確定期間，把應評價的輸入信號送到所述第一組合電路的同時，把電源供給所述輸出線，根據(jù)該邏輯運算值有選擇地把所述接地電位切離所述輸出線，經(jīng)所述輸出線輸出所確定的邏輯值；

邏輯門電路連接到所述定時電路，根據(jù)所述定時電路的所述輸出線的信號，控制對所述準-NMOS電路的所述輸出線的電源供給；

所述定時電路和所述準-NMOS電路確定的邏輯值是一樣的或互補的，在所述輸出確定期間，所述準-NMOS電路的所述輸出線被連接到接地電位，在降低到“L”電平的情況下，應答于準-NMOS電路對應的所述輸出線的變化，所述邏輯門電路停止對所述定時電路的所述輸出線的電源供給。

5.根據(jù)權(quán)利要求4的邏輯電路，其特征在于所述第一組合電路和所述第二組合電路由用同樣邏輯構(gòu)成的NMOS?FET構(gòu)成。

6.準-NMOS邏輯電路，由第二準-NMOS電路、第一準-NMOS電路、第一邏輯門電路、第二邏輯門電路構(gòu)成；

第二準-NMOS電路由連接在輸出線和接地電位之間的第二組合電路構(gòu)成，在所述預充電期間，控制所述第二組合電路，把所述接地電位連接到所述輸出線，使所述輸出線降低到“L”電平，在所述輸出確定期間，把應評價的輸入信號送到所述第一組合電路的同時，把電源供給所述輸出線，根據(jù)該邏輯運算值有選擇地把所述接地電位切離所述輸出線，經(jīng)所述輸出線輸出所確定的邏輯值；

第一準-NMOS電路由連接在輸出線和接地電位之間的第一組合電路構(gòu)成，在預充電期間，控制所述第一組合電路，把所述接地電位連接到所述輸出線，使所述輸出線降低到“L”電平，在所述輸出確定期間，把應評價的輸入信號送到所述第一組合電路的同時，把電源供給所述輸出線，根據(jù)該邏輯運算值有選擇地把所述接地電位切離所述輸出線，經(jīng)所述輸出線輸出所確定的邏輯值；

第一邏輯門電路根據(jù)來自所述第二準-NMOS電路的所述輸出線的信號控制對所述第一準-NMOS電路的所述輸出線的電源供給；

第二邏輯門電路根據(jù)來自所述第一準-NMOS電路的所述輸出線的信號控制對所述第二準-NMOS電路的所述輸出線的電源供給；

所述第一準-NMOS電路和所述第二準-NMOS電路是互補的，在所述輸出確定期間，所述接地電位被連接到所述第一準-NMOS電路和所述第二準-NMOS電路的一方的所述輸出線并下拉到“L”電平的情況下，根據(jù)另一方的所述輸出線的“H”電平的變化，第一或第二邏輯門電路停止對所述準-NMOS電路的另一方的所述輸出線的電源供給。