[發明專利]邏輯電路及先行進位電路

無效

• 申請號: 00107032.0
• 申請日: 2000-03-09
• 公開（公告）號: CN1267136A
• 公開（公告）日: 2000-09-20
• 發明（設計）人: 早川誠幸
• 申請（專利權）人: 株式會社東芝
• 主分類號: H03K19/00
• 分類號: H03K19/00;G06F7/50
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 王永剛

本申請是基于1999年3月9日在日本提出的申請號為62346的專利申請中記載的內容的專利申請，依據巴黎公約提出優先權請求，同時將其內容作為本申請的一部分。

本申請又是基于1999年6月30日在日本提出的申請號為186956的專利申請中記載的內容的專利申請，依據巴黎公約提出優先權請求，同時將其內容作為本申請的一部分。

本發明涉及邏輯電路，特別是涉及在多比特的數據串中檢索最初出現的0或1的邏輯電路。

另外，本發明涉及構成多比特長的運算器所必要的先行進位(CLA)電路。

在構成計算機的硬件的一種邏輯電路中有稱之為0檢索電路或1檢索電路的電路。這種電路是從上位比特開始按順序檢查2進制數的數據串的比特時檢索最初出現的0或1的電路，并被用來作為例如比較數據串大小的比較電路或把0或1輸入到兩行以上輸入行時生成表示最優先排位的高輸入行的輸出代碼的優先權編碼器之類的基本電路。

可是，因為在原來的0或1檢索電路中多個邏輯門連接為矩陣狀或樹枝狀結構，所以電路構成復雜。而且，從輸入到輸出之間要通過多個路由，所以處理要花很多時間。

另外，在輸入N比特長的輸入信號A(a<N-1>、a<N-2>)、…、a<0>，以下表示為a<N-1：0>)和輸入信號B(b<N-1>、b<N-2>)、…、b<0>，以下表示為b<N-1：0>)并進行加法運算的加法器中使用CLA電路。在原來的CLA電路中有日本公開專利JP-3-150630所披露的電路。該CLA電路并列進行進位信號輸入為「0」的情況和輸入為「1」的情況的運算，并根據下位的進位信號值選擇輸出任一方運算結果，通常把這種電路稱之為先行進位電路。

在該文獻中，展示出圖2所示的電路作為原來的4比特CLA電路。在對輸入信號A(a<3：0>)和輸入信號B(b<3：0>)的每比特進行加法運算時，分別求出傳送信號P<3：0>(a<3：0>與b<3：0>的每比特的異-或運算)、生成信號G<3：0>(a<3：0>與b<3：0>的每比特的與運算)。并且把信號P<3：0>、信號G<3：0>和來自前級的進位CIN輸入到CLA電路，然后輸出進位信號C<3：0>。

圖3中表示具有根據一方的運算結果選擇輸出的構成的CLA電路的構成，該構成設置有運算來自前級的進位Cin為1的情況的進位信號C<3：0>的CLA1和運算進位Cin為0的情況的進位信號C<3：0>的CLA2，根據進位Cin的值選擇輸出任意一方作為進位信號C<3：0>。

把圖2所示的4比特構成的CLA電路配置成為第1～4比特的組0，把圖3所示的CLA電路配置成為第5～32比特的組1～7，由此構成32比特的CLA電路就如圖1所示的那樣。從組0開始到組1、2、…按順序生成進位信號C<0>～C<3>、C<4>～C<7>、C<8>～C<11>、…，并向后級傳送下去，最后輸出進位信號C<28>～C<31>。

但是，在上述的現有的CLA電路中，存在如下的問題。從生成第1比特的進位信號C<0>到生成第32比特的進位信號C<31>所要的計算延遲時間是如圖4所示的那樣。CLA電路中分別設于從組0到組7的電路CLA1和電路CLA2的運算所要的時間T1是一樣的。但是，從組0輸出的進位信號C<3>被送入到組1的CLA電路，然后在根據進位信號C<3>選擇輸出的多路轉換器MUX中產生延遲時間T2。因為該延遲時間T2是隨著從組1到組7累積而產生出來的，所以，最后產生延遲時間T1+T2*7。因此，原來所存在的問題是隨比特數增加，進位運算所要的時間就增大。

為解決上述原來的問題，本發明的目的是提供一種電路構成簡單且能夠進行高速處理的邏輯電路。

本發明的其他目的是提供一種邏輯電路，這種邏輯電路能夠縮短把每m比特的信號P、G、K送到由m比特構成的組內并求出以組為單位的信號PG、GG、KG的計算延遲時間。