[發明專利]多晶粒模組器件

無效

• 申請號: 00105879.7
• 申請日: 2000-04-18
• 公開（公告）號: CN1318864A
• 公開（公告）日: 2001-10-24
• 發明（設計）人: 陳慶豐
• 申請（專利權）人: 北京普羅強生半導體有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L25/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

現有的封裝范疇都以“SIP”即單列直插封裝為主，即封裝基片一側邊齊平排列的d1～dm等多個接線端與內部進行電聯接的封裝形式，其占用的封裝基片面積非常龐大；

又，一般絕緣基片必須利用一引線框架，來裝配到該封裝基片上，故生產時所耗費的成本較高、時間較長，非常不具經濟效益；

因此如何提供一種可解決上述問題之多晶粒模組器件，是為激發本案發明人的發明動機。

有鑒于此，本案發明人以其從事相關行業多年經驗及不斷的思慮研究，終使本發明得以誕生，其首要目的在于提供一種多晶粒模組器件，也同時解決了原來技術的缺點；

本發明系多個單元在絕緣基片上電聯接的器件，其主要結構為：在該多晶粒模組中，該單元的部分或全部的接線采用接線柱，并在該絕緣基片端部的部分表面形成導電層，且不需要利用引線框架而可直接插入封裝基片與封裝基片的印刷電路板中，并以焊錫粘接的結構，從而使本發明成本大幅下降，并且重量也相對減輕。

現有封裝(Package)系以“SIP”(SINGLE?IN?LINE?PACKAGE)為主，即單列直插封裝；本發明不僅僅為“SIP”，并利用該端部的雙面金屬可簡單的實現“DIP”(DOUBLE?IN?LINE?PACKAGE)即雙列直插封裝，其可在粘接部分得到雙倍的引腳數，故發明即達成立體單元分布、實現多單元密度、減少封裝基片面積的效果；

且，本發明利用焊錫粘接至多重布線的封裝基片之兩面，使本發明達到縮小體積之功效；

另，本發明系為垂直裝配，其占用封裝基件之面積減少到1/10以下，非常有利于該封裝基件之小型化；

又，如上所述，從基本結構的簡化，使本發明很容易構造出多種的結構，并可簡單快速的構造出范圍較廣的應用線路。

為方便了解本發明內容，和所能達成的功效、現配合圖式列舉一具體實例，詳細說明如下：

1、絕緣基片

2、封裝基片

3、樹脂

4、焊錫

5、接線柱

6、晶粒

7、接線端

8、印刷線路

B、C、D、E..單元

a、隔離層

b、基極

c、集電區所使用的外延層

d、埋層

e、深集電極攙雜層

f、射極

A、多重布線基片圖示說明第一圖之(A)為單列直插封裝示意圖。第一圖之(B)為本發明示意圖。第一圖之(A-1)為第一圖(A)的縱剖平面示意圖。第一圖之(B-1)為第一圖(B)的縱剖平面示意圖。第二圖為接線柱電極單元示意圖。第三圖之(A)為本發明與其他單元同時裝配于封裝基片上的平面示意圖。第三圖之(B)為第三圖(A)的側視剖面圖。第四圖之(A)為兩面裝置元件的絕緣基片放大實例。第四圖之(B)為第四圖之(A)絕緣基片的局部與封裝基片互相接合的實例。第五圖之(A)為絕緣基片的單面全部印刷線路示意圖。第五圖之(B)為絕緣基片的單面部份印刷線路示意圖。第六圖之(A)為一般晶粒剖面圖。第六圖之(B)為晶粒用焊錫粘接到絕緣基件局部示意圖。第六圖之(C)為晶粒用焊錫粘接到多重布線基片示意圖。

請參閱第一圖所示，其中第一圖(A)可以稱為“SIP”(SINGLE?IN?LINE?PACKAGE)，即單列直插封裝，為封裝基片之一側邊齊平排列的d1～d_m等多個接線端與內部進行電聯接的封裝形式；第一圖(B)可稱為“DIP”(DOUBLE?IN?LINE?PACKAGE)即雙列直插封裝，為封裝基片2由電聯接之端子e1～e_m，透過機械分離形成梳狀，并且該端子表面及內部可有獨立的電聯接；

將圖一(A)與(B)相比，由上述可知(B)比(A)多兩倍的接線端；用在本發明中，因垂直裝配于封裝基片上，可有效縮小該封裝基片的面積；

另，將圖一(A-1)與(B-1)相比：(A-1)之單元C的電聯接端子d1～d_m接頭為單面構造，故其亦為單面構造；而(B-1)透過絕緣基片1為雙面設計的印刷電極或采用多重印刷電路板，其端子e1～e_m可以從該絕緣基片1兩面引出，并且(B-1)之單元C也可以在該絕緣基片1兩面構造出來，即達成立體單元分布，實現多單元密度，減少封裝基片面積的效果。

請參閱第二圖所示，其中凸起物為接線柱5電極單元，且d1～d_m是以金、銀、銅為焊錫等單層、雙層或合金之電極。