[發(fā)明專利]半導(dǎo)體集成電路裝置

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 00104057.X
• 申請(qǐng)日: 2000-03-16
• 公開(kāi)（公告）號(hào): CN1267091A
• 公開(kāi)（公告）日: 2000-09-20
• 發(fā)明（設(shè)計(jì)）人: 北村章太
• 申請(qǐng)（專利權(quán)）人: 株式會(huì)社東芝
• 主分類號(hào): H01L27/115
• 分類號(hào): H01L27/115;H01L23/52;H01L21/82
• 代理公司: 中國(guó)國(guó)際貿(mào)易促進(jìn)委員會(huì)專利商標(biāo)事務(wù)所
• 代理人: 王永剛

發(fā)明的背景

本發(fā)明涉及具有在除去了器件隔離區(qū)域的部分上形成的布線層的半導(dǎo)體集成電路裝置，具體地說(shuō)，涉及具有在除去了STI器件隔離區(qū)域的部分上形成的源極線的非易失性半導(dǎo)體存儲(chǔ)裝置。

圖1是具有用自對(duì)準(zhǔn)源極法(以下，叫做SAS)形成的源極線的NOR型EEPROM存儲(chǔ)單元陣列的斜視圖。

所謂SAS法，是這樣一種技術(shù)：采用用字線WL和光刻膠等作為掩模，除去各個(gè)單元晶體管的源極間的器件隔離絕緣膜109的辦法，使得在字線WL之間露出p型硅襯底101，再通過(guò)向這里導(dǎo)入n型雜質(zhì)的辦法，形成由n型擴(kuò)散層構(gòu)成的源極線SL。

具體地說(shuō)，如圖1所示，從最底面開(kāi)始，以包括浮置柵極FG、字線WL、氮化膜113的構(gòu)造114和在其側(cè)壁上形成的側(cè)壁絕緣膜115為掩模，除去存在于源極線形成區(qū)域中的器件絕緣膜109，使p型硅襯底101露出來(lái)，在這里形成由n擴(kuò)散層構(gòu)成的源極線SL。

這樣的SAS法，可以相對(duì)于字線WL自我匹配地形成源極線SL，可以縮短字線WL間的節(jié)距，對(duì)于高集成化是有利的。

現(xiàn)有的NOR型EEPROM的存儲(chǔ)單元陣列中的器件隔離區(qū)域109，如圖1所示，是用LOCOS法形成的LOCOS型的。

對(duì)此，近些年來(lái)，作為提高存儲(chǔ)單元陣列集成度的器件隔離，淺槽隔離(STI)受到了人們注意。STI與現(xiàn)有的LOCOS型的器件隔離區(qū)域比，芯片上邊的占有面積可以縮小與不產(chǎn)生鳥(niǎo)喙的量對(duì)應(yīng)的那么大的量。

圖2是用STI進(jìn)行NOR型EEPROM存儲(chǔ)單元陣列的斜視圖。

但是，如圖2所示，若用SAS法在用STI209進(jìn)行器件隔離的存儲(chǔ)單元陣列上形成源極線SL，則應(yīng)當(dāng)構(gòu)成源極線SL的n型擴(kuò)散層219有時(shí)候會(huì)沿著隔離用的隔離槽207分?jǐn)唷Ｆ湓蚴遣荒芟蚋綦x槽207的側(cè)壁上充分地導(dǎo)入n型雜質(zhì)。

這樣一來(lái)，在用STI進(jìn)行NOR型EEPROM中，如果在除去了槽絕緣之后，在這里形成布線層，即形成源極線，則會(huì)發(fā)生這樣的情況：該源極線常常會(huì)斷線，使生產(chǎn)成品率降低。

發(fā)明的概述

本發(fā)明，就是有鑒于上述情況而發(fā)明的，其目的是提供一種即便是在除去了槽隔離的部分上形成了布線層，也具有難于使該布線層斷線的構(gòu)造的半導(dǎo)體集成電路裝置，

為實(shí)現(xiàn)上述目的，在本發(fā)明中，半導(dǎo)體集成電路裝置具備：

在第1導(dǎo)電類型的半導(dǎo)體襯底內(nèi)形成的槽，該槽在上述半導(dǎo)體襯底內(nèi)對(duì)第1、第2器件區(qū)域進(jìn)行隔離；

在上述槽內(nèi)形成的第1絕緣物，該第1絕緣物使上述第1、第2器件區(qū)域彼此間進(jìn)行電絕緣；

在上述第1器件區(qū)域內(nèi)形成的第2導(dǎo)電類型的第1、第2半導(dǎo)體區(qū)域；

在上述第2器件區(qū)域內(nèi)形成的第2導(dǎo)電類型的第3、第4半導(dǎo)體區(qū)域；

在上述第1、第2半導(dǎo)體區(qū)域的上述第1器件區(qū)域上邊、上述第1絕緣物上邊、和上述第3、第4半導(dǎo)體區(qū)域間的第2器件區(qū)域上邊形成的柵極電極；

在上述第1絕緣物上形成的凹部，該凹部使上述第1、第2半導(dǎo)體區(qū)域的至少一方從上述槽的一個(gè)側(cè)壁上露出來(lái)，使上述第3、第4半導(dǎo)體區(qū)域的至少一方從上述槽的另一側(cè)壁上的露出來(lái)，和

在上述凹部?jī)?nèi)形成的導(dǎo)電區(qū)域，該導(dǎo)電區(qū)域使上述第1、第3半導(dǎo)體區(qū)域的至少一方電連到上述第3、第4半導(dǎo)體區(qū)域的至少一方上。

如果是具有上述構(gòu)成的半導(dǎo)體集成電路裝置，則在第1絕緣物內(nèi)形成使上述第1、第2半導(dǎo)體區(qū)域的至少一方從上述槽的一個(gè)側(cè)壁上露出來(lái)，使上述第3、第4半導(dǎo)體區(qū)域的至少一方從上述槽的另一側(cè)壁上的露出來(lái)的凹部。然后，在該凹部?jī)?nèi)形成導(dǎo)電物，并用該導(dǎo)電物使上述第1、第3半導(dǎo)體區(qū)域的至少一方電連到上述第3、第4半導(dǎo)體區(qū)域的至少一方上。

這樣一來(lái)，采用中間存在在凹部?jī)?nèi)形成的導(dǎo)電物地把第1、第2半導(dǎo)體區(qū)域的至少一方連接到第3、第4半導(dǎo)體區(qū)域上的辦法，就可以消除布線層沿槽的側(cè)壁斷線的的現(xiàn)象。

此外，該凹部的底面形成得比第1、第2器件區(qū)域的表面還低。因此，在凹部?jī)?nèi)形成的導(dǎo)電物，可以用無(wú)掩模的刻蝕法形成。即，上述半導(dǎo)體集成電路裝置具有這樣的構(gòu)造：可以在抑制制造工序數(shù)的增加的同時(shí)，形成用來(lái)使半導(dǎo)體區(qū)域彼此間電連的導(dǎo)電物。

附圖的簡(jiǎn)單說(shuō)明

圖1是具有用自對(duì)準(zhǔn)源極法形成的源極線的NOR型EEPROM的存儲(chǔ)單元陣列的斜視圖。

圖2是具有用自對(duì)準(zhǔn)源極法形成的源極線的淺槽隔離型的NOR型EEPROM的存儲(chǔ)單元陣列的斜視圖。

圖3是NOR型EEPROM的電路圖。

圖4A是本發(fā)明的實(shí)施例1的NOR型EEPROM的平面圖。