[發明專利]延遲電路、時鐘生成電路及相位同步電路

無效

• 申請號: 00102235.0
• 申請日: 2000-02-15
• 公開（公告）號: CN1277490A
• 公開（公告）日: 2000-12-20
• 發明（設計）人: 早瀨清;石見幸一
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 姜郛厚,葉愷東

1.一種延遲電路，備有：振蕩裝置，將所施加的基準時鐘的相位與比較用時鐘的相位進行比較，生成具有與該相位差對應的值的控制信號，至少利用由上述控制信號控制各自的延遲時間并連接成環路狀的多個延遲元件生成上述比較用時鐘，并改變上述控制信號，以使上述比較用時鐘的相位與上述基準時鐘的相位一致；存儲裝置，存儲用于設定規定延遲時間的信息；及延遲裝置，具有由來自上述振蕩裝置的上述控制信號控制各自的延遲時間的多個延遲元件，并根據存儲在上述存儲裝置內的信息切換輸入信號所通過的延遲元件的級數，以便對上述輸入信號提供上述的規定延遲時間。

2.根據-權利要求1所述的延遲電路，其特征在于：備有串聯連接的各自具有上述振蕩裝置、上述存儲裝置及上述延遲裝置的多個延遲電路，上述各延遲電路，可以按彼此不同的時間步長設定各自的規定延遲時間。

3.根據權利要求1或2所述的延遲電路，其特征在于：在各延遲電路中，按相同的半導體工藝形成上述振蕩裝置中所包含的多個延遲元件及上述延遲裝置中所包含的多個延遲元件。

4.一種時鐘生成電路，備有至少一個延遲電路及時鐘生成裝置，該至少一個延遲電路，分別包括：振蕩裝置，將所施加的基準時鐘的相位與比較用時鐘的相位進行比較，生成具有與該相位差對應的值的控制信號，至少利用由上述控制信號控制各自的延遲時間并連接成環路狀的多個延遲元件生成上述比較用時鐘，并改變上述控制信號，以使上述比較用時鐘的相位與上述基準時鐘的相位一致；存儲裝置，存儲用于設定規定延遲時間的信息；及延遲裝置，具有由來自上述振蕩裝置的上述控制信號控制各自的延遲時間的多個延遲元件，并根據存儲在上述存儲裝置內的信息決定為向輸入信號提供規定的延遲時間而應使上述輸入信號通過的延遲元件的級數，以便對上述輸入信號提供和輸出上述的規定延遲時間；該時鐘生成裝置，用于與至少一個上述延遲電路一起形成環路，生成具有規定的基本脈沖周期的時鐘脈沖供給上述延遲電路，并通過與上述延遲電路協同動作而生成具有規定周期的時鐘。

5.根據權利要求4所述的時鐘生成電路，其特征在于：備有多個串聯連接的延遲電路，該多個延遲電路分別包括：振蕩裝置，將所施加的基準時鐘的相位與比較用時鐘的相位進行比較，生成具有與該相位差對應的值的控制信號，至少利用由上述控制信號控制各自的延遲時間并連接成環路狀的多個延遲元件生成上述比較用時鐘，并改變上述控制信號，以使上述比較用時鐘的相位與上述基準時鐘的相位一致；存儲裝置，存儲用于設定規定延遲時間的信息；及延遲裝置，具有由來自上述振蕩裝置的上述控制信號控制各自的延遲時間的多個延遲元件，并根據存儲在上述存儲裝置內的信息決定為向輸入信號提供規定的延遲時間而應使上述輸入信號通過的延遲元件的級數，以便對上述輸入信號提供和輸出上述的規定延遲時間；上述各延遲電路，可以按彼此不同的時間步長設定各自的規定延遲時間，上述多個延遲電路，與時鐘生成裝置形成環路。

6.根據權利要求4或5所述的延遲電路，其特征在于：在各延遲電路中，按相同的半導體工藝形成上述振蕩裝置中所包含的多個延遲元件及上述延遲裝置中所包含的多個延遲元件。

7.根據權利要求4或5所述的時鐘生成電路，其特征在于：上述時鐘生成裝置，是使與其一起形成環路的串聯連接的至少一個上述延遲電路的輸出信號反相從而通過與上述延遲電路協同動作而生成具有規定周期的時鐘的裝置。

8.根據權利要求4或5所述的時鐘生成電路，其特征在于：上述時鐘生成裝置，包含：控制裝置，將所施加的基準時鐘的相位與根據該基準時鐘生成的比較用時鐘的相位進行比較，生成具有與該相位差對應的值的控制信號，利用由上述控制信號控制延遲時間并連接成環路狀的延遲部生成上述比較用時鐘，并改變上述控制信號，以使上述比較用時鐘的相位與上述基準時鐘的相位一致；及延遲裝置，使與該時鐘生成裝置一起形成環路的串聯連接的至少一個延遲電路的輸出信號反相，同時將由來自上述控制裝置的上述控制信號控制的延遲時間提供給上述輸出信號，并通過與上述延遲電路協同動作而生成具有規定周期的時鐘。

9.根據權利要求8所述的時鐘生成電路，其特征在于：時鐘生成裝置的上述控制裝置，具有由控制信號控制各自的延遲時間并作為連接成環路狀的延遲部的多個延遲元件，時鐘生成裝置的上述延遲裝置，是由來自上述控制裝置的上述控制信號控制各自的延遲時間的串聯連接的多個延遲元件。