[發明專利]存儲多位的數據的非易失性半導體存儲器

無效

• 申請號: 00101052.2
• 申請日: 2000-01-10
• 公開（公告）號: CN1274930A
• 公開（公告）日: 2000-11-29
• 發明（設計）人: 鶴田孝弘;細金明
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 楊凱,葉愷東

本發明涉及非易失性半導體存儲器，更詳細地說，涉及在1個存儲單元中存儲2位以上的數據的非易失性半導體存儲器。

作為快速存儲器(flash?memory)的大容量化技術，可舉出微細加工技術和多值存儲技術。在此，所謂多值存儲技術，是使1個存儲單元存儲2位以上的數據的技術，該技術被認為隨著將來向著大容量化進展會成為重要的技術。

在使1個存儲單元存儲2位的數據的多值存儲型的快速存儲器中，為了從1個存儲單元讀出數據，要對字線多次供給讀出電壓，為了將數據寫入存儲單元中，要多次供給寫入電壓。因而，與在1個存儲單元中存儲1位的數據的類型的快速存儲器相比，在第1次訪問及寫入方面花費的時間多。

Nozoe等在“用于大規模存儲的應用的具有2MB/sec編程速率的256MB多電平快速存儲器”ISSCC?1999，Digest?of?TechnicalPapers，pp.110-111中公開了使1個存儲單元存儲2位的數據的4值快速存儲器。各存儲單元為了存儲2位的數據而有選擇地保持4種電平。該快速存儲器具備：對字線有選擇地施加2.4V、3.2V或4.0V的電壓的字譯碼器；配置在存儲單元陣列的中央并與兩側的位線對連接的讀出鎖存電路；配置在存儲單元陣列的一側并與位線對連接的高位數據鎖存電路；以及配置在存儲單元陣列的另一側并與位線對連接的低位數據鎖存電路。將對字線施加2.4V的電壓由此而在位線對中讀出的數據先鎖存在讀出鎖存電路中，接著通過位線對傳送到高位數據鎖存電路中。將對字線施加3.2V的電壓由此而在位線對中讀出的數據先鎖存在讀出鎖存電路中，接著通過位線對傳送到低位數據鎖存電路中。將對字線施加4.0V的電壓由此而在位線對中讀出的數據鎖存在讀出鎖存電路中。接著，進行由讀出鎖存電路鎖存的數據與由高位數據鎖存電路鎖存的數據的“異或”運算，將其結果重新寫入高位數據鎖存電路中。最后，將由高位數據鎖存電路和低位數據鎖存電路鎖存的數據作為2位的讀出數據來輸出。

由于上述的快速存儲器通過位線對來傳送數據，或為了進行“異或”運算而使用位線對，故存在讀出時間變長、功耗增大的問題。此外，還存在下述問題：將這樣的使1個存儲單元存儲2位的數據的4值快速存儲器展開為使1個存儲單元存儲3位的數據的8值快速存儲器或使1個存儲單元存儲4位的數據的16值快速存儲器等是困難的。

本發明的目的在于提供一種能減少在讀出、寫入方面花費的時間的非易失性半導體存儲器。

按照本發明的非易失性半導體存儲器具備：存儲單元陣列；多條字線；多個位線對；字線驅動器；讀出鎖存電路組；(2ⁿ-1)個數據鎖存電路組；以及讀出數據變換電路。存儲單元陣列具有配置成行和列的、各自存儲n(n是2以上的整數)位的數據的多個存儲單元。多條字線以行來配置，各條字線與配置在對應的行上的存儲單元的控制柵連接。多個位線對以列來配置，各個位線對與配置在對應的列上的存儲單元的漏極連接。字線驅動器在讀出時對字線有選擇地供給(2ⁿ-1)種讀出電壓。讀出鎖存電路組鎖存多個位線對的數據。在字線驅動器對字線供給(2ⁿ-1)種讀出電壓中的對應的1種時，數據鎖存電路組的對應的一組鎖存由讀出鎖存電路組鎖存的數據。讀出數據變換電路將由數據鎖存電路組鎖存的數據變換為n位的數據后讀出。

在上述非易失性半導體存儲器中，由于設置了(2ⁿ-1)個數據鎖存電路組，故讀出數據變換電路可變換為n位的數據而不使用位線對或存儲單元陣列內的晶體管。由此，可減少在讀出來自存儲單元的數據時花費的時間。

較為理想的是，上述非易失性半導體存儲器還具備寫入數據變換電路和寫入電路。(2ⁿ-1)個數據鎖存電路組分別鎖存(2ⁿ-1)位的數據。寫入數據變換電路將應寫入存儲單元中的數據變換為表示是否供給(2ⁿ-1)種寫入電壓的(2ⁿ-1)位的數據。寫入電路根據由(2ⁿ-1)個數據鎖存電路組鎖存的數據對存儲單元供給(2ⁿ-1)種寫入電壓。

在上述非易失性半導體存儲器中，由于數據鎖存電路組鎖存(2ⁿ-1)位的數據，故寫入數據變換電路可進行數據變換而不使用位線對或存儲單元陣列內的晶體管。由此，可減少在向存儲單元寫入數據時花費的時間。