[發(fā)明專利]帶處理功能的存儲器

無效

• 申請?zhí)枺?/td>: 98801358.4
• 申請日: 1998-07-17
• 公開（公告）號: CN1239576A
• 公開（公告）日: 1999-12-22
• 發(fā)明（設(shè)計）人: 田丸啓吉;野澤博;藤井芳郎;神澤公
• 申請（專利權(quán)）人: 羅姆股份有限公司
• 主分類號: G11C11/40
• 分類號: G11C11/40;G11C11/22
• 代理公司: 上海專利商標(biāo)事務(wù)所
• 代理人: 孫敬國

相關(guān)申請的參照

借助于參照包含在日本特開平9-193828號公報(申請日是1997年7月18日)所公開的說明書、權(quán)利要求書、附圖和摘要中的全部公開的內(nèi)容，并合并到本申請中。

技術(shù)領(lǐng)域

本發(fā)明涉及存儲器。特別涉及包括存儲信息的存儲元件和對存儲元件所存儲的信息進(jìn)行規(guī)定處理的內(nèi)部處理手段的帶處理功能的存儲器。

背景技術(shù)

為了進(jìn)行圖像數(shù)據(jù)等的運算處理，使用功能存儲器。功能存儲器不僅存儲數(shù)據(jù)，而且也包括對存儲的數(shù)據(jù)進(jìn)行簡單運算的功能。例如，有一種功能存儲器，具有存儲多個字的數(shù)據(jù)的存儲器單元，同時對于每個字還具有運算電路。如果使用這種功能存儲器，則不必用輸入輸出電路(I/O電路)和外部的主處理器，只要用內(nèi)裝的運算電路，就能對于一旦寫入的數(shù)據(jù)并列處理各個字。因此，能高速地處理存儲的大量的數(shù)據(jù)。此外，因主處理器的負(fù)擔(dān)減小，所以不會由于圖像數(shù)據(jù)等的運算處理而大幅度地減少其它的處理。

但是，以往的功能存儲器存在以下的問題。為了減小存儲器的面積，以往的功能存儲器使用DRAM(Danamic?Random?Access?Memory)作為存儲器元件。因此，因必須進(jìn)行刷新動作等，所以必須要很多的晶體管和布線，并且動作也麻煩。此外，因DRAM是易失性的存儲器，所以由于電源的故障等，恐怕會使處理中的大量數(shù)據(jù)全部消失。

發(fā)明概述

本發(fā)明為解決這種問題，其目的是提供使用的晶體管等的數(shù)量少、能用簡單的動作進(jìn)行處理、并且故障少的帶處理功能的存儲器。

基于本發(fā)明的帶處理功能的存儲器，包括存儲信息的存儲元件和對于存儲在存儲元件中的信息進(jìn)行規(guī)定的處理的內(nèi)部處理手段，其特征在于，

利用強電介質(zhì)的滯后特性存儲信息的強電介質(zhì)存儲元件作為存儲元件。

如前所述，雖然能很充分地表示本發(fā)明的特征，但其構(gòu)成和內(nèi)容及目的和特征，在參照附圖的基礎(chǔ)上，根據(jù)后述公開的將進(jìn)一步更清楚。

附圖簡要說明

圖1是表示基于本發(fā)明一實施形態(tài)的帶處理功能的存儲器的功能存儲器10的整體結(jié)構(gòu)的圖。

圖2是詳細(xì)地表示功能存儲器10的一部分的圖。

圖3是表示W(wǎng)單元34的結(jié)構(gòu)圖。

圖4是表示讀出放大器30的結(jié)構(gòu)圖的一例。

圖5是表示緩沖器電路32的結(jié)構(gòu)圖的一例。

圖6A是表示從外部寫入信息時的各信號線狀態(tài)的時序圖。

圖6B是表示向外部讀出信息時的各信號線狀態(tài)的時序圖。

圖7A是表示在內(nèi)部進(jìn)行加法處理的情況下從W單元34讀出信息時的各信號線狀態(tài)的時序圖。

圖7B是表示在內(nèi)部進(jìn)行加法處理的情況下從Q單元36讀出信息時的各信號線狀態(tài)的時序圖。

圖8是表示在內(nèi)部進(jìn)行加法處理的情況下將加法結(jié)果寫入到Q單元36中時的各信號線狀態(tài)的時序圖。

圖9是表示在強電介質(zhì)電容器CF上產(chǎn)生的電壓和電荷、即極化狀態(tài)的關(guān)系圖。

圖10是表示作為基于本發(fā)明的其它實施形態(tài)存儲元件的FET50的結(jié)構(gòu)圖。

實施發(fā)明的最佳方式

下面，參照附圖對實施本發(fā)明的最佳實施形態(tài)進(jìn)行說明。

圖1是表示基于本發(fā)明一實施形態(tài)的帶處理功能的存儲器的功能存儲器10的整體結(jié)構(gòu)圖。功能存儲器10包括：單元矩陣部12，字解碼器14，驅(qū)動電路16，數(shù)據(jù)解碼器18，讀出放大器20，位解碼器22，作為讀寫切換手段的多個晶體管24，讀寫控制單元26和作為內(nèi)部處理手段的多個加法器28。

在單元矩陣部12中，行列配置作為第1存儲元件的W單元34和作為第2存儲元件的Q單元36。交替配置以W單元34作為要素的行和以Q單元36作為要素的行。

如圖2所示，以W單元34作為要素的行，構(gòu)成作為第1字部的W字部LW1，LW2，…。以Q單元36作為要素的行，構(gòu)成作為第2字部的Q字部LQ1，LQ2，…。利用相鄰的W字部和Q字部，構(gòu)成一對字部L。例如，利用W字部的LW1和Q字部的LQ1，構(gòu)成一對1字部L1。

一對字部的對應(yīng)的W單元34和Q單元36，構(gòu)成作為一對存儲器元件的一對單元38。