[發(fā)明專利]雙層多晶硅CMOS數(shù)模混合集成電路及其制造方法

無效

• 申請(qǐng)?zhí)枺?/td>: 97106765.1
• 申請(qǐng)日: 1997-12-08
• 公開（公告）號(hào): CN1051879C
• 公開（公告）日: 2000-04-26
• 發(fā)明（設(shè)計(jì)）人: 王劍峰;葛蔚明;陳學(xué)良
• 申請(qǐng)（專利權(quán)）人: 中國科學(xué)院上海冶金研究所
• 主分類號(hào): H01L21/82
• 分類號(hào): H01L21/82;H01L21/8238;H01L27/06
• 代理公司: 上海華東專利事務(wù)所
• 代理人: 沈德新

本發(fā)明涉及一種數(shù)模混合CMOS集成電路及其制造方法。

超大規(guī)模集成電路技術(shù)的發(fā)展已經(jīng)能將越來越多的系統(tǒng)數(shù)字電路功能集成到一塊集成電路上，并正在把系統(tǒng)的模擬電路功能也同時(shí)集成到一塊集成電路上。數(shù)模混合集成電路正在越來越引起人們的關(guān)注。CMOS集成電路技術(shù)作為集成電路技術(shù)發(fā)展的里程碑已不容置疑，而且它還具有數(shù)字電路和模擬電路同時(shí)集成的潛力。但是普通的那種單層多晶硅CMOS集成電路制造工藝并不適合于制造數(shù)模混合CMOS集成電路。在由左高正俊編著、由日本オ-ム出版社出版的《LSIプロセス工學(xué)》一書第215頁至219頁所述的單層多晶硅CMOS集成電路制造工藝，由于無法制造電容和電阻的阻值不能按需隨意設(shè)定，因此，無法制造數(shù)模混合電路，這就使得目前所采取的：在數(shù)字集成電路與模擬電路之間，使用模/數(shù)轉(zhuǎn)換電路或數(shù)/模轉(zhuǎn)換電路過渡，這種電路組合形式，往往難以滿足用戶對(duì)系統(tǒng)可靠性和保密性的要求。

本發(fā)明的目的是提供一種易于實(shí)施的數(shù)模混合集成電路和制造方法。

本發(fā)明的技術(shù)解決方案是將電阻和電容的制造采用與互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)集成電路制造工藝兼容的方法，同時(shí)集成到集成電路上，即本發(fā)明的方法，包括先用標(biāo)準(zhǔn)CMOS工藝制備單層多晶硅，其特點(diǎn)是經(jīng)過第一層多晶硅光刻腐蝕，形成標(biāo)準(zhǔn)CMOS工藝P溝MOS晶體管和N溝MOS晶體管的柵極和多晶硅電容的下電極，并經(jīng)過多晶硅氧化后用低溫汽相沉積的方法再沉積第二層多晶硅，該第二層多晶硅經(jīng)兩次不同劑量的離子注入后，同時(shí)形成多晶硅電阻和多晶硅電容的上電極。

本發(fā)明的方法中，多晶硅電阻的制備是在低壓化學(xué)汽相沉積的多晶硅內(nèi)進(jìn)行氟化硼(BF₂⁺)離子注入，在擴(kuò)散爐氮?dú)鈿夥罩羞M(jìn)行退火后，經(jīng)過光刻腐蝕后得以完成的。

而多晶硅電容的上下電極都是由低壓化學(xué)汽相沉積的多晶硅構(gòu)成的。上下電極都經(jīng)過磷離子注入，在擴(kuò)散爐氮?dú)鈿夥罩羞M(jìn)行退火后經(jīng)過光刻腐蝕后制備而得到的。

根據(jù)本發(fā)明方法制成的本發(fā)明數(shù)模混合電路包括半導(dǎo)體基片，該基片基本上是第一導(dǎo)電型，僅在部分表面有一些第二導(dǎo)電型的表面層，第一導(dǎo)電型的表面上有一些溝道為第二導(dǎo)電型的MOS晶體管，半導(dǎo)體基片表面局部有一些厚的絕緣物覆蓋，其特點(diǎn)是該絕緣物上有電阻和電容。

進(jìn)一步，本發(fā)明的電路中，所述的電容下電極與MOS晶體管的柵極是由同一層多晶硅材料所制成和所述的電容上電極和電阻是由第二層多晶硅所制成，但其滲雜注入劑量根據(jù)電導(dǎo)率的要求不同而不同。

本發(fā)明的優(yōu)點(diǎn)是：1、使用與普通CMOS標(biāo)準(zhǔn)工藝兼容的方法制備成雙層多晶硅CMOS數(shù)模混合集成電路，工藝成熟，易于實(shí)施；2、降低系統(tǒng)的復(fù)雜性和所采用的元件數(shù)；3、提高系統(tǒng)的可靠性和保密性。

本發(fā)明的附圖簡(jiǎn)單說明如下：

圖1是本發(fā)明方法的工藝流程示意圖。

圖2是本發(fā)明的電路示意圖。

現(xiàn)根據(jù)圖1和圖2給出本發(fā)明的一個(gè)較好實(shí)施例。

請(qǐng)參閱圖1所示，本發(fā)明的制備工藝大致包括38步，其流程依次為：P阱氧化1、P阱光刻2、P阱注入3、P阱推進(jìn)4、基氧5、LPCVD氧化硅6、有源區(qū)光刻7、場(chǎng)注入光刻8、場(chǎng)注入9、場(chǎng)氧化10、去除氧化硅11、預(yù)柵氧12、溝道光刻13、溝道注入14、柵氧化15、多晶硅1沉積16、多晶硅1光刻17、多晶硅1氧化18、N+光刻19、N+注入20、N+推進(jìn)21、P+光刻22、P+注入23、源漏再氧化24、多晶硅II沉積25、多晶硅電阻注入26、多晶硅電阻光刻27、多晶硅II注入28、多晶硅II退火29、多晶硅II光刻30、BPSG沉積31、引線孔光刻32、金屬沉積33、金屬光刻34、合金化35、沉積鈍化層36、壓頭光刻37和測(cè)試38。

本發(fā)明的特點(diǎn)在于多晶硅1光刻17中，不僅制備了數(shù)字電路部分的柵極，而且還制備了模擬電路部分電容的下電極。而在多晶硅II沉積25至30工藝中，又用兩次不同劑量的離子注入的方法制備了模擬電路部分電阻和電容的上電極。這樣就在原工藝基礎(chǔ)上用雙層多晶硅將數(shù)字電路和模擬電路同時(shí)集成到一塊集成電路上，制成了數(shù)模混合的CMOS集成電路。

主要工藝參數(shù)

硅片襯底電阻率????????????????????4-7Ω·cm

P阱氧化層?????????????????????????4300A

P阱薄層電阻???????????????????????2.5KΩ/□

基氧??????????????????????????????550A