[發明專利]制造一種EEPROM－半導體結構的方法

無效

• 申請號: 96196691.2
• 申請日: 1996-08-13
• 公開（公告）號: CN1097309C
• 公開（公告）日: 2002-12-25
• 發明（設計）人: G·特佩爾
• 申請（專利權）人: 西門子公司
• 主分類號: H01L21/822
• 分類號: H01L21/822;H01L21/8247;H01L27/06
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 馬鐵良,王忠忠

本發明涉及制造一種具有一個電阻，一個薄膜晶體管，一個電容器和一個晶體管的EEPROM-半導體結構的方法。

在這些半導體結構中常常出現這樣的問題，即在采用CMOS-電路時，負電壓必須加在具有P-襯底的芯片上，其中襯底應保持零電位。與此相反，同樣的問題也出現在正電壓上，即正電壓必須加在n-襯底上。

在一些應用中，這個問題可以通過引入一個襯底偏壓加以解決。在采用一個P-襯底時，襯底電位向負壓方向偏移，這樣，在一個CMOS-倒相器中，NMOS的漏二極管相對于襯底僅偏置為正電位，從而被反向驅動。其中的缺點在于，由于附加的負襯底偏置而使柵氧化層具有較高的負荷。電特性、諸如NMOS-起動電壓、和從而漏極電流和性能與襯底電壓相關。此外，此負電壓必須在芯片上產生。

如果不允許襯底為負極，則可以將與負電壓連接的NMOS-晶體管，置于一個絕緣的P-阱中。絕緣是通過較深的n-阱實現的，此n阱完全的圍繞著P-阱，并且在處于相同的負阱偏壓時對襯底截止。在采用n-襯底時，必須總是采用與此相反的導電類型。然而這樣的附加絕緣阱的制造導致整個工藝過程耗資比較大，其中必須采用高能離子注入方法。

在許多出現上述問題的工藝中，通常除晶體管多晶硅平面外，再作上一個附加的多晶硅平面和一個內多層介質層(Interpolydielektrikum)。這里例如可以稱為模擬和存儲工藝。

本發明的任務在于，提供制造一種EEPROM-半導體結構的方法，采用這種結構可以將負電壓加在P-襯底上以及將正電壓加在n-襯底上，此方法特別簡單并且可用很少的工藝步驟進行。

此任務的解決是按照權利要求1所述特征進行的。優先的進一步發展在各項從屬權利要求中加以闡述。

按照本發明的基本構思，在一塊半導體襯底上在一個局部區域內作上一個場氧化層，并且在一個第二局部區域內制作上一個柵氧化層。通過沉積一個第一多晶硅層然后形成結構，在場氧化層上制作出EEPROM-元件的電阻、薄膜晶體管、存儲器以及浮柵和電容的硅區。其中，在柵氧化層上同時制作用于存儲器晶體管的硅結構。用于電阻和薄膜晶體管的硅區用掩膜技術覆蓋起來，并且用于電容器和晶體管的硅結構用一種導電類型的原子或離子摻雜。然后將掩膜去掉，并且在薄膜晶體管、電容器和晶體管的硅結構區域作上一個內多層介質層(Interpolydielektrikum)，并且在下一道工藝中在其上面沉積一個第二多晶硅層，其中同時制作晶體管的第二硅結構。然后薄膜晶體管和電容器用掩膜技術覆蓋，并且用第二次注入在晶體管區進行LDD-注入，并且同時對電阻進行摻雜，將其中所用的掩膜去掉，并且在電阻的中間區域作上一個新的掩膜，并且利用此掩膜進行第三次注入，即用相同導電類型的摻雜原子或離子進行源/漏注入，其中，在電阻和薄膜晶體管區域中硅結構的外部區域同時摻雜。以此方式通過本發明EEPROM元件的整個制造過程同時得到一個模擬電阻，一個薄膜晶體管，一個電容器和一個晶體管。

在采用n-襯底時，注入用P導電類型的摻雜原子或離子進行。在P-襯底的情況下，在注入時必須采用n導電類型的離子或原子，并且獲得相反類型的晶體管和阱。

另一個優點在于，薄膜晶體管主要是在無附加掩膜造價的情況下，可以集成到常規的模擬CMOS工藝中。這一點由于內多層介電層和第一多晶硅層的厚度和LDD-注入的劑量的均衡是可能的。

在本發明整個工藝中所制作的薄膜晶體管，通過一個厚的氧化層與襯底絕緣并且與晶體管一起起著修改了的CMOS-倒相器的作用。由于本發明所制作的這個倒相器，還有可能將負電壓加到帶P-襯底的芯片上。在采用n-襯底的情況下，與此相反，可以加上正電壓。以此方式可以簡單的制備用于負電平的電路，此電路無需例如通過制造本文開始所述的較深的、反型摻雜的若干阱(Triple-well-過程)的方法以很大的耗資加以制造。

在本發明的一個進一步發展中，也可以構成一個對稱的TFT-倒相器。就是說其中這里所說的通常的晶體管，也可以以附加的薄膜晶體管的形式加以制造。

下面藉助于一個附圖對本發明方法進一步加以闡述。在圖1至圖5的各個示意圖中分別示出在不同工藝步驟時整個EEPROM元件的結構。