[發明專利]糾錯編碼譯碼方法和利用這種方法的電路無效
| 申請號: | 96110344.2 | 申請日: | 1996-05-30 |
| 公開(公告)號: | CN1084966C | 公開(公告)日: | 2002-05-15 |
| 發明(設計)人: | 吉田英夫 | 申請(專利權)人: | 三菱電機株式會社 |
| 主分類號: | H03M13/00 | 分類號: | H03M13/00 |
| 代理公司: | 中國專利代理(香港)有限公司 | 代理人: | 葉愷東,王忠忠 |
| 地址: | 日本*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關鍵詞: | 糾錯 編碼 譯碼 方法 利用 這種方法 電路 | ||
本發明涉及糾錯編碼譯碼方法及其電路,特別是涉及在數據傳送或數據記錄等的數據發送中,對由比信息符號大的符號所構成里德-所羅門代碼進行編碼和譯碼的方法以及為實現這種方法的電路。
通常在傳輸數字信息時經常都要利用糾錯碼。例如在文獻“編碼理論”(今井秀樹著,電子情報通信學會編,平成2年3月15日初版發行)中,揭示出各種各樣的糾錯編碼譯碼方法。其中,在里德-所羅門代碼以8比特作為符號進行的符號糾錯方面,與計算機或數字裝置的適配性很好,適用于很多傳輸信息和記錄信息等的裝置。
另一方面,快速存貯器在能寫入抹除方面,作為即使設有電源時也能保存數據、而且能進行高于DRAM的高度集成化的設備受到注意,可望被作為存貯器磁盤來加以應用。但是,快速存貯器在重復進行寫入和抹除時會破壞內部單元,因而存在損壞數據的可能性。因此,在將數據記錄到快速存貯器的情況下,多半要采用糾錯碼,而在進行數據抹除時因為數據全都成為“1”,即以對此作檢驗來進行時抹除的確認。
一般,在于磁盤存貯器中記錄數據的情況中,以512字節信息數據作為一個扇區來加以存貯。而由于存貯器中以8比特為單位進行存貯,故采用以8比特作為一個符號的里德-所羅門代碼。但,在以8比特作為一個符號的里德-所羅門代碼中,因為代碼長一般僅只取為255,所以采用分成為多個代碼字的方法。
對此,例如該代碼長一般可能為1023個符號,依靠采用以1個符號為10比特的里德-所羅門代碼,即利用由1個代碼字的里德-所羅門代碼來保護1扇區的數據的方法。
圖15是表示這樣的已有糾錯編碼譯碼方法中的代碼結構的說明圖,專門列示里德-所羅門代碼(418,410)。
其中,“418”為代碼符號長,“410”為信息長,可能進行4個符號的校正。在圖15中,30表示壓縮代碼部分,31表示實際信息數據符號部分,32表示檢驗符號部分,36為偽符號部分。
圖15所示的里德-所羅門代碼原來是碼長為1023個符號的代碼,其中,設壓縮代碼部分30的605個符號為0。而如以1扇區為512字節時,即成為4096比特,在10比特/符號時,就差4比特。因此另外加進4比特的偽符號部分36,從而實際信息數據符號部分31成為410個符號,將檢驗符號部分32生成10字節的8個符號。
下面利用圖16說明生成圖15中里德-所羅門代碼的檢驗字節的編碼電路。這里像通常快速存貯器中進行處理那樣數據輸入以8比特為單位,檢驗符號輸出也以8比特為單位。在圖16中,22為8比特結構的信息數據輸入端,19為8比特/10比特轉換電路,23為GF(2E10)上的里德-所羅門代碼的編碼電路,26為8比特檢驗符號輸出端,29為10比特/8比特轉換電路。
下面說明圖16結構的操作。編碼電路23中生成里德-所羅門代碼的檢驗符號。為此預先將編碼電路23清“0”。
首先,由信息數據輸入端22輸入8比特的信息數據,送至8比特/10比特轉換電路19。在8比特/10比特轉換電路19中,如存儲10比特的信息,就將該信息輸入到編碼電路23。
在包含圖15中的偽符號部分36的4比特的實際信息數據符號部分31被全部輸入到編碼電路23中時,就得到8個符號(80比特)的檢驗符號部分32。亦即無需計算壓縮代碼部分30。
檢驗符號部分32通過10比特/8比特轉換電路29從高位開始進行10比特/8比特轉換,檢驗字節數據每次8比特由檢驗符號輸出端26輸出。亦即,10字節的數據被作為檢驗符號輸出。
下面利用圖17說明已有的譯碼方法,特別關于校正子計算的說明。隨便說明,圖17的結構是設想為快速存貯器,也含有數據抹除檢驗功能。在圖17中,1為輸入8比特接收信信號數據的數據輸入端,6為GF(2E10)上的有限域(伽羅區域)加法電路,7為10比特寄存器,8為GF(2E10)上的有限域系數乘法電路,9為校正子輸出端,20為檢測8比特數據是否全都為“1”、亦即是否為16進制碼“FF”的FF檢驗電路,21為抹除檢測標志輸出電路。
首先,作為糾錯的譯碼,預先將寄存器7加以清O。由數據輸入端1輸入的接收信號數據被輸入到8比特/10比特轉換電路19。在此8比特/10比特轉換電路19中如存放有10比特的數據的話,就將此信息在有限域加法電路5中與有限域系數乘法電路8的輸出作有限域加法運算。而后將加法結果輸入給寄存器7。并將寄存器7的輸出發送到有限域系數乘法電路8的輸入端。
在對圖15中的實際信息數據符號部分31和檢驗符號部分32全都輸入時的寄存器7狀態成為校正子Sj時,由校正子輸出端9輸出。
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