[發明專利]用于同步矢量處理機的第二最近鄰通訊網絡、系統和方法

無效

• 申請號: 90108413.1
• 申請日: 1990-10-13
• 公開（公告）號: CN1042282C
• 公開（公告）日: 1999-02-24
• 發明（設計）人: 吉姆·蔡爾德斯;彼得·雷耐克;黑洛?！っ籽拦牌?/a>;尤塔加·塔加哈希
• 申請（專利權）人: 德克薩斯儀器公司
• 主分類號: H04N5/14
• 分類號: H04N5/14;G06T1/00
• 代理公司: 上海專利商標事務所
• 代理人: 吳淑芳

1．一種數據處理裝置，其特征在于，包括：

連成一串行鏈的多個處理電路，每個所述處理電路包括：

一個數據處理單元，它具有一個數字輸入端，該輸入端與其它處理電路的各個數據處理單元的數字輸入端連在一起，用于輸入所述控制和地址信號，該數據處理單元包括一個算術邏輯單元、連接到所述算術邏輯單元的多個數據存儲寄存器、和連接到所述數據存儲寄存器的數據多路轉換器；

第一寄存器接口，它包括用于并行輸入所述第一數字數據信號的第一組位寄存器，和第二組位寄存器，所述第一和第二組位寄存器可由所述數據處理單元分別單獨訪問；

第二寄存器接口，它包括第三組位寄存器，以及具有一并行數字輸出端用以產生經處理的數字數據信號的第四組位寄存器，所述第三和第四組位寄存器可由所述數據處理單元分別單獨訪問；

第一定序電路，它由第一公用線路連接到每個處理電路內的第一寄存器接口，并響應時鐘脈沖，按順序有選擇地激活每個所述第一寄存器接口的工作；

第二定序電路，它由第二公用線路連接到每個處理電路內的第二寄存器接口，并響應時鐘脈沖，按順序有選擇地激活每個所述第二寄存器接口的工作；

由此，所述數據處理單元既可由所述控制器控制而獨立地操作，也可與所述第一和第二寄存器接口協同操作；

第一左數據輸入端；

第二左數據輸入端；

第一左數據輸出端；

第二左數據輸出端；

第一右數據輸入端，它連接到串行級聯網絡中一相鄰處理裝置的所述第一左數據輸出端；

第二右數據輸入端，它連接到所述相鄰處理裝置的所述第二左數據輸出端；

第一右數據輸出端，它連接到所述相鄰處理裝置的所述第一左數據輸入端；

第二右數據輸出端，它連接到所述相鄰處理裝置的所述第二左數據輸入端；

由此，所述數據處理單元可由所述控制器控制，成為具有許多處理電路的單個處理裝置，等同于所述獨立的數據處理裝置處理電路的和。

2．如權利要求1所述的數據處理裝置，其特征在于，每個所述處理電路還包括：

第一讀出放大器，它連接至所述第一寄存器接口和所述數據處理單元，以在所述第一寄存器接口和所述處理單元之間傳送數據；

第二讀出放大器，它連接至所述第二寄存器接口和所述數據處理單元，以在所述第二寄存器接口和所述處理單元之間傳送數據；

3．如權利要求2所述的數據處理裝置，其特征在于，所述第一和第二讀出放大器包括一對讀/寫數據線，它們連接至所述寄存器組中所述位寄存器的數據輸入/輸出線，并且可以同時傳送所述各個寄存器組中兩個相鄰位寄存器的數據。

4．如權利要求1所述的數據處理裝置，其特征在于，將所述處理電路的所述第一左數據輸入端、第二左數據輸入端、第一右數據輸入端和第二右數據輸入端連接成一些所述數據多路轉換器的輸入端。

5．如權利要求1所述的數據處理裝置，其特征在于，每個所述處理電路還包括：

一個全局輸出端。

6．如權利要求5所述的數據處理裝置，其特征在于，還包括：

一個線或電路，它具有多個輸入端和一個輸出端，一個輸入端被連接用來接收所述處理電路的一個全局輸出端。

7．如權利要求1所述的數據處理裝置，其特征在于，

多個集成電路，每個集成電路包括多個連成一串行鏈的處理電路，每個集成電路對于所述串行鏈中的第一數據處理單元具有第一左數據輸入端、第二左數據輸入端、第一左數據輸出端和第一左數據輸出端，并且對于所述串行鏈中的最后一個數據處理單元具有第一左數據輸入端、第二左數據輸入端、第一左數據輸出端和第一左數據輸出端；

所述多個集成電路排成串行鏈，其中，

所述串行鏈中第一集成電路的所述第一左數據輸入端和所述第二左數據輸入端接地；

所述串行鏈中中間集成電路的所述第一和第二左數據輸入端分別與一右側相鄰集成電路的第一和第二右數據輸出端相連；

所述串行鏈中中間集成電路的所述第一和第二左數據輸出端分別與一左側相鄰集成電路的第一和第二右數據輸入端相連；

串行鏈中最后一個集成電路的所述第一右數據輸入端和所述第二右數據輸入端接地。

8．如權利要求1所述的數據處理裝置，其特征在于，多個集成電路，每個集成電路包括多個連成一串行鏈的處理電路，每個集成電路對于所述串行鏈中的第一數據處理單元具有第一左數據輸入端、第二左數據輸入端，第一左數據輸出端和第一左數據輸出端，并且對于所述串行鏈中的最后一個數據處理單元具有第一左數據輸入端、第二左數據輸入端、第一左數據輸出端和第一左數據輸出端；

所述多個集成電路排成環形鏈，其中，

所述環形鏈中每個集成電路的所述第一和第二左數據輸入端分別與一右側相鄰集成電路的第一和第二右數據輸出端相連；

所述環形鏈中每個集成電路的所述第一和第二左數據輸出端分別與一左側相鄰集成電路的第一和第二右數據輸入端相連。