[其他]編碼譯碼方法

無效

• 申請號: 88101539
• 申請日: 1988-03-18
• 公開（公告）號: CN88101539A
• 公開（公告）日: 1988-10-12
• 發明（設計）人: 小田好明;山岸弘;吉田英夫;井上徹;西島利尚
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H03M13/00
• 分類號: H03M13/00
• 代理公司: 上海專利事務所
• 代理人: 顏承根

本發明涉及編碼譯碼方法，特別涉及錯誤校正碼的編碼譯碼方法。

圖3是用來實施例如1973年9月20日株式會社昭晃堂發行的“符號理論”等中所示的里德·所羅門（REED：SOLOMON）符號的編碼譯碼方法的已有的編碼譯碼電路圖。在圖中，編碼時的情報符號的輸入端與編碼時的延遲用移位寄存器5及出錯（Syndrome）計算電路9的各輸入側相連。編碼時的符號字的輸出端2與編碼時的情報部和校驗符號部的輸出轉換開關6中的一轉換端相連接。譯碼時的接收字的輸入端3與譯碼時的延遲用移位寄存器7和出錯計算電路9的各輸入側相連接。譯碼時的被校正的情報符號的輸出端3與有限體的加法電路8的輸出側相連接。譯碼時的延遲用移位寄存器5的輸出側與輸出轉換開關6相連接。譯碼時的延遲用移位寄存器7的輸出側與加法電路8的一輸入側相連接。又，加法電路8的另一輸入側和錯誤數值計算電路13的輸出端相連接。出錯計算電路9的輸出側與校驗符號計算電路10和錯誤位置多項式、錯誤數值多項式導出電路11的各輸入側相連接。該校驗符號計算電路10的輸出側和輸出轉換開關6的另一轉換端相連接。錯誤位置多項式、錯誤數值多項式導出電路11的輸出側與錯誤數值計算電路13和用以求出錯誤位置多項式的根的鏈式的算法電路12的各輸入側相連接。該鏈式的算法電路12的輸出側和錯誤數值計算電路13的輸入側相連接。編碼譯碼電路全體的控制電路14與輸出轉換開關6，出錯計算電路9，校驗符號計算電路10，錯誤位置多項式、錯誤數值多項式導出電路11，鏈式算法電路12和錯誤數值計算電路13分別相連接，并控制開關及各電路。

圖4為圖3的出錯計算電路9的詳細電路圖。在圖中與門18的一輸入端與在編碼時的情報符號、在譯碼時的接收字的輸入端15相連接，其另一端輸入與在編碼時用以使校驗符號部為0的控制信號的輸入端16相連接。又，該輸入端15和與門18用8根導線相連。又，“與”電路18的輸出端和t個的有限體的加法電路19的一輸入端分別相連接。該t個的加法電路19的各另一輸入側分別和t個的有限體的常數乘法電路（Xα⁰），（Xα¹），……（Xα^t-1）20的各輸出側相連接。且，該t個的加法電路19的各輸出側分別和t個的出錯計算用寄存器21的各輸入端D相連接。該t個的出錯計算用寄存器21的各輸出端Q分別與t個的常數乘法電路（Xα⁰），（Xα¹），……（Xα^t-1）20的各輸入側和出錯輸出用3態緩沖器22的一輸入側相連接。又，該t個的3態緩沖器22的各輸出側與出錯輸出端17相連接。控制電路23的一輸出側分別和t個的出錯計算用寄存器21的各輸入端R及三態緩沖器22的各另一輸入側相連接。

圖5為編碼動作的流程圖。

已有的編碼譯碼電路其構成如上所述，對已有的編碼譯碼方法則用上述編碼譯碼電路加以說明。

在圖3中，在進行編碼的場合，如圖5的流程圖所示，在步驟502中從輸入端1輸入要編碼的情報符號。

接著，進入步驟503，將情報符號輸入到出錯計算電路9，根據情報符號計算出錯情況。又，情報符號也輸入到編碼時的延遲用寄存器。在步驟504中從出錯計算電路9輸出的出錯被輸入到校驗符號計算電路10，進行校驗符號的計算。

接著，在步驟505中從編碼時的延遲用移位寄存器5所輸出的情報符號通過輸出轉換開關6將符號字輸出到輸出端。當情報符號的輸出一結束則由來自控制電路14的控制信號將輸出轉換開關6轉換到校驗符號計算電路10側，將校驗符號輸出到符號字的輸出端2，以完成符號字的輸出，結束編碼。

關于上述說明中的出錯計算，參照圖4進行說明。在計算出錯的場合，首先通過將來自控制電路的控制信號加到出錯計算用寄存器21的輸入端R，使出錯計算用寄存器21清零。其后，從控制信號輸入端16輸入“高”電平的信號，其后使與門18打開，并從輸入端15輸入要計算出錯的接收字或情報符號的數據。通過有限體的乘法電路20及有限體的加法電路19從輸入的數據來計算出錯，并將其存貯到出錯計算用寄存器21。在只輸入情報符號時，在相當于校驗符號的部分中從控制信號輸入端16輸入“低”電平信號，使與門18關閉，使相當于校驗符號的符號全部變為“0”。計算出的出錯經出錯輸出用3態緩沖器22，依次輸出到輸出端17。