[其他]數據轉換裝置

無效

• 申請號: 87107876
• 申請日: 1987-11-13
• 公開（公告）號: CN87107876A
• 公開（公告）日: 1988-07-20
• 發明（設計）人: 戴維·詹姆斯·萊克
• 申請（專利權）人: 普列斯海外有限公司
• 主分類號: G06F13/14
• 分類號: G06F13/14
• 代理公司: 中國專利代理有限公司
• 代理人: 許新根,曹濟洪

本發明涉及數據轉換裝置，特別是，但不是唯獨地涉及數據通信系統中諸線路插件之間的一種數據轉換裝置。

在通信系統中往往需要將數據塊在系統內從一個線路插件傳輸到另一個線路插件上。一般線路插件的容量應能滿足來自相應數目的終端的八個數據端口的要求，各端口在每個方向上以高達16千位/秒的速率工作。這樣，假設擬采用的系統在若干插件上具有64個數據端口，則各路的總的速率將為1兆位/秒。信號的發送采用串行發送方式也較為有利，因為可以減少所需要的相互連接的數目。

用這類系統進行標準高數據鏈路通信（HDLC）是不實用的，因為各數據塊就得按規定的路線從線路插件發送到一個HDLC主控制器，再由該HDLC主控制器把數據發送到目的地。對這類系統來說，數據的最低速率超過2兆位/秒，因而會由于缺乏現成的高速HDLC器件和線路插件處理器所需要的工作負荷技術條件而不得不放棄。

解決這個線路插件至線路插件的通信問題，是可以應用固定鏈路或局部地區網絡（LAN）來實現的，但這種選擇方案花費大，因而必須放棄。

本發明的一個目的是提供一種既實用又不太貴的轉換裝置。

根據本發明的一個實施例，本發明提供的一種時分多路復用轉換系統包括多個通過一時分多路復用數據總線互連的數據轉換組和中央處理裝置，各所述轉換組包括多個與數據接口裝置連接的數據終端，接口裝置則包括有關所連接的數據終端的緩沖存儲裝置，和根據來自中央處理裝置的數據將數據轉移到數據總線上和從數據總線上轉移的控制裝置，系統中各終端只有當中央處理裝置中的數據經匯集準備發送時才訪問中央處理裝置，中央處理裝置在這樣受訪問時分配發送和/或接收時隙，并將限定該時隙或各時隙的數據轉移到與發送和接收數據終端有關的相應控制裝置上，各組中的控制裝置使來自發送終端的數據被存儲在緩沖存儲裝置中并加以分段，各數據段又與控制數據結合起來，并在所分配的時隙內發送到數據總線上。

現在參照附圖僅以舉例的形式介紹本發明的一個實施例。附圖中：

圖1是根據本發明的包括有一數據控制元件的進行數據轉換的裝置的示意圖;

圖2是在圖1中所包括的數據控制元件的示意圖;

圖3是圖1裝置的一般時間幀的說明。

圖1是根據本發明進行數據轉換的裝置的示意圖。中央處理機單元（CPU）1接到終端3的數據準備就緒可以發送的指示，于是CPU1就在網絡總線5中指定發送和接收的時隙，所需的“建立”信令就被傳送到終端3和數據接口裝置9。這里介紹的實施例中，各數據接口裝置9具有端口11，能連接八個數據終端3。

這樣，在兩終端3之間進行數據傳輸的一般程序如下：

（ⅰ）數據準備就緒信號從終端3發送到CPU1;

（ⅱ）CPU1通過發送“建立”信號給與發送和接收的終端3相聯的兩數據接口裝置9分配轉移數據用的發送和接收時隙;

（ⅲ）數據從發送的終端3′饋送到接口裝置9′，在接口裝置9′中經緩沖（buffer）后加以控制;

（ⅳ）來自接口裝置9′的數據在分配給它的時隙中發送出去，并在相應的接收時隙中為接口裝置9所接收。

（ⅴ）接收到的數據通過接口裝置9饋到終端3。

因此本發明的一個重要方面是數據接口裝置9，如圖2所示。

DLIC器件21能經由其并行總線訪問隨機存取存儲器（RAM23），在64個時隙中的一個時隙中在RAM與串行總線22之間轉移數據。在例示的實施例中，RAM23按大致50/50的比例為DLIC21和線路插件處理器25所分享。

數據在線路插件處理器25中被緩沖作為串行存儲，字節長度字段從緩沖器中分離出來并與控制數據的另一字節結合起來。線路插件處理器25指示選擇器元件27啟動RAM23，指定地址并指示將數據讀入或寫入RAM23中。終端3數據的字節和結合的控制數據的字節沿數據總線29從線路插件處理器25傳輸到RAM23。兩個收發兩用機接口31、33在總線29中起引導所傳輸數據的作用。

鑒于這類系統額定的最大數據速率通常為16千位/秒，因此只用每第四個時隙來載送數據。于是另一個時隙可用以發送信令信息，其余的兩個時隙使線路插件處理器25可以訪問RAM23，往其中寫入數據，并從其中接收數據。一般的時間幀的說明如圖3所示。應用八個終端時，RAM23的容量為32字節，即各終端有一個發送控制字節和數據字節。