[其他]半導體集成電路/系統

無效

• 申請號: 86106824
• 申請日: 1986-09-10
• 公開（公告）號: CN86106824A
• 公開（公告）日: 1987-06-03
• 發明（設計）人: 肯尼斯·奧斯汀
• 申請（專利權）人: 皮爾金頓微電子技術有限公司
• 主分類號: H01L27/00
• 分類號: H01L27/00;H01L21/70
• 代理公司: 中國專利代理有限公司
• 代理人: 肖春京

1、一種可組態半導體集成電路的成品，包括一個分別在分離位置(10S)上，形成兩種具有多個邏輯電路(10)的區域(300)，和一個在邏輯電路輸入和輸出之間的限制信號轉換系統(14)，它提供在其導通狀態時的每個可選擇的直接連接通路(14A、B、C、F)，這些擴展的通路，對每個所述的邏輯電路(10R)來說，其輸出傳送到另外的所述邏輯電路的第一組(FS)的輸入，而其輸入又來自另外的所述邏輯電路的第二組(SS)的輸出，所有的組(對于所有的邏輯電路)中的每一個都是獨立的。

2、如權利要求1所述的集成電路，其中，分離位置（10S）在區域（300）上分布，且為在位置（10S）之間，跨越區域（300）的直接通路（14A、B、C、F）留有空間。

3、如權利要求1所述的集成電路，其中分離位置（10S）按照表示在該區域內的密度基本均勻的位置的圖形，分布在所述的區域（300）上，且在位置（10S）之間跨越著直接連接通路（14A、B、C、F）。

4、如上述的任何權利要求所述的集成電路，其中，對于每個所述的邏輯電路（10R），第一組和第二組（FS和SS）至少包括一個所述的共同的邏輯電路（FS+SS）。

5、如上述的任一權利要求所述的集成電路，其中，對于每個所述的邏輯電路（10R），第一組和第二組中至少包含一個所述的非共同的邏輯電路（僅僅FS或SS）。

6、如上述的任一權利要求所述的集成電路，其中，為了用于多個邏輯電路（10），一些邏輯電路的某些輸入（14）和輸出（12）具有可選擇的，擴展到輸入/輸出裝置（310）的連接通路，對所述的邏輯電路（10R）的至少剩余的每一組，至少包括三個另外的所述的邏輯電路。

7、如權利要求6所述的集成電路，其中，該組（FS或SS）的每一個包括低于所述多個邏輯電路的總數量的5%的邏輯電路。

8、如權利要求6或7所述的集成電路，其中，至少對所述的邏輯電路（10R）剩余的每一個而言，第一組和第二組包括兩個所述的共同的邏輯電路（FS+SS）。

9、如權利要求6、7或8所述的集成電路，其中至少對所述的邏輯電路的一些剩余而言，第一組和第二組（FS，SS）的每一個包括非共同的兩個門（FS或SS）。

10、如權利要求5或9所述的集成電路，其中，考慮所述的邏輯電路按行和列排列，所述的非共同的邏輯電路（FS或SS）是按照所涉及的邏輯電路的情況，處于相同的行里，在同一行里緊鄰著的每一個邏輯電路處于不同的第一和第二組里。

11、如權利要求10所述的集成電路，其中，所述的另外的非共同的邏輯電路包括在同一行里（14F）所述的第三個邏輯電路。

12、如權利要求4所述的集成電路，其中，考慮所述的邏輯電路按行和列排列，每一個所述的共同的邏輯電路（FS+SS）是在同一列所涉及的第三個邏輯電路。

13、如權利要求12所述的集成電路，其中，至少在列中緊鄰的一些所述的邏輯電路是在其所述的位置上，對其輸出存取的意義而言，是反向地構成（圖1、2圖7）。

14、如權利要求13所述的集成電路，其中，反向構成的邏輯電路在每一列中交替地排列，而在每一行中全部是相同形式構成的邏輯電路（圖1，2，圖7）。

15、如上述的任一權利要求所述的集成電路，其中，到邏輯電路的另外的輸入連接通路（52R??14D、E），按與所述直接通路類似的方法，每一通路都是可選擇的。

16、如上述的任一權利要求所述的集成電路，其中，到邏輯電路的另外的輸出連接通路（52G、H），按與所述的直接連接通路（14A、B、C、F）類似的方法，每條通路都是可選擇的。

17、如權利要求16所述的集成電路，其中，所述的另外的輸出連接通路（52G、H），自首次提及的邏輯電路的輸出（12）分路。