[其他]具有微分脈沖編碼調制器的數據簡化電路

無效

• 申請號: 86101610
• 申請日: 1986-03-13
• 公開（公告）號: CN86101610A
• 公開（公告）日: 1986-10-01
• 發明（設計）人: 桑克·麥爾加特
• 申請（專利權）人: 聯邦德國ITT工業有限公司
• 主分類號: H04N5/14
• 分類號: H04N5/14
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 姚珊

本發明如權項1前序中所述，涉及用于簡化數字視頻信號比特數的不同脈沖編碼調制器的數據簡化電路。這種數據簡化電路曾在“Elektrisches????Nachrichtenwesen”期刊一九八四年第五十八期中的一篇文章中（第447頁至第449頁）予以描述過。該文作者估計，原有技術的方案可以使時鐘頻率達到約10MHz，而且通過采用2-μm????CMOS（互補金屬氧化物半導體器件）技術，可以用單片集成電路予以實現。但是，2-μm幾何條件的CMOS處理方法，目前還只限于在實驗室中研究和開發，因此，它不適于進行半導體裝置的大量生產。除此而外，假如這種數據簡化電路要應用于電路中，用以消除電視圖象的閃爍現象，約為10MHz的最高可能時鐘頻率亦嫌不足。因此，這就需要得到更高的時鐘頻率，其頻率約為17MHz至20MHz。

在原有技術方案中，時間臨界回路（限制最高時鐘頻率）包括一個減法器，一個加法器，一個限制器和一個數字轉換器。本回路必須在時鐘信號的一周期內，完成所需要的計算。如果相應地使用快速加法器和減法器單元，在原有技術方案中，僅需要大約100ns。

因此，本發明要解決的問題，就是要改進時間臨界回路，從而取得較短的計算時間，與約17至20MHz的預計時鐘頻率相吻合。這是一個深思熟慮的選擇，因為整個電路要比原有技術的回路更復雜，且比原有技術電路帶有更多的分支電路。本發明解決了計算時間問題，使處理速度比原技術方案提高了近兩倍。這一優勢是通過去掉時間臨界回路中的加法器和限制器來取得的，所以，后者僅包括減法器和數字轉換器。

從有關本發明的下述描述和附圖中，還會體現出更多的優點。

圖1：本發明的一個實施例的框圖;

圖2：圖1分支電路的較佳實施例的框圖。

圖1的框圖表現了本發明的一個實施例，它包括作為輸入數據（即數字顯示信號）的輸入e，其比特數要從例如8減至4。在原技術方案中，輸入數據被饋入第一個延遲元件V1，其輸出被耦合入第一個減法器S1的被減數輸入端。從第一個減法器S1輸出后，通過第二個延遲元件V2，又進入到第二個減法器S2的被減數輸入端。按照本項發明特點（見圖1），按時鐘信號頻率變化的輸入數據被饋入第三個減法器S3的被減數輸入端，其輸出被送入第一個延遲元件V1的輸入。

第二個減法器S2的輸出，被耦合入數字轉換器q的輸入，該轉換器可以按照原技術所述設計，即最好是一個含有16個值的量化表的只讀存儲器，其輸出一方面通過代碼轉換器cw輸出，作為數據簡化輸出信號rv，另一方面又與第三個延遲元件V3的輸入直接相連。本發明之根本旨意就在于，使數字轉換器q與第三個延遲元件V3直接相連。因為，這樣就可以去掉在原技術方案中需要以加法器和限制器，從而在時間臨界回路中，節省出大量計算時間。第三個延遲元件V3的輸出，通過第一個系數為2^-1的乘法器m11，與第二個減法器S2的減數輸入相連。

第一個加法器a1的輸出，通過第一個系數為2^-2的乘法器m21，被耦合入第一個減法器S1的減數輸入端;通過第四個延遲元件V4和第二個系數為2^-1的乘法器m12，被耦合入該第一加法器的第二個輸入端;又通過第五個延遲元件V5，被耦合入第二個加法器a2的第一個輸入端。

第二個加法器a2的輸出，通過垂向預測器vp和第六個延遲元件V6，被饋入第三個加法器a3的第一個輸入端。該加法器的輸出，又通過第七個延遲元件v7和第三個系數為2^-1的乘法器m13，與其本身的第二個輸入相連接。該輸出還直接與第三個減法器S3的減數輸入相連，并通過第八個延遲元件v8，與第二個加法器a2的第二個輸入相連。

由第一到第七v1……v7每個延遲元件造成的延遲，等于時鐘信號的周期;第八個延遲元件v8的延遲，是時鐘信號的四倍。

圖2是圖1垂向預測器vp的較佳實施方案。在信號流程方向，第九個延遲元件v9的延遲，比電視圖象一個行的持續時間短五個時鐘信號周期。在它的后面，緊接著第四個加法器a4和第二個系數為2^-2的乘法器m22，第九個延遲元件v9的一個輸出通過第十個延遲元件v10與第四個加法器a4的第二個輸入端相連。由第十個延遲元件v10所造成的延遲，也與時鐘信號的周期相等。