[其他]基帶信號數字成形網絡

無效

• 申請號: 86100523
• 申請日: 1986-03-10
• 公開（公告）號: CN86100523B
• 公開（公告）日: 1988-03-02
• 發明（設計）人: 陳詠恩
• 申請（專利權）人: 同濟大學
• 主分類號: H04L25/03
• 分類號: H04L25/03
• 代理公司: 同濟大學專利事務所
• 代理人: 顧大平,胡壽椿

本發明屬于數字通信和數據傳輸技術領域。

在數字通信（如數字微波通信，數字衛星通信）系統中，要發送的二進制數字信號序列必須先轉換為模擬基帶信號脈沖序列，然后再調制到載頻上發送。模擬基帶信號脈沖的型狀對通信系統的性能有很大的影響。為了防止鄰近信道之間干擾，要求基帶信號脈沖是限帶的，即它的頻譜限止在一定的頻率范圍內。另一方面，為了防止信道內碼間干擾，要求基帶信號脈沖滿足奈奎斯特（Nyquist）第一準則。滿足上述二個要求的基帶信號脈沖有各種類型，最常用的有升余弦信號脈沖，部分響應信號脈沖等。要把數字信號序列轉換為模擬基帶信號脈沖序列必須采用成型網絡。到目前為止，采用的技術有二種：

1、采用高階模擬濾波器加上多級相移均衡器構成的模擬成型網絡。

2、采用一種稱為二位橫向濾波器的模擬數字混合型成型網絡。

以上兩種基帶信號成型網絡的設計結構復雜，制作調試不易。特別是在數據速率改變或基帶信號脈沖類型改變時，原網絡必須重新制作調試，存在通用性差、產品離差性大，不宜大規模生產和大規模集成的缺點。

本發明所提供的基帶信號數字成型網絡可以克服上述成型網絡的不足之處。

本發明的結構原理如圖1所示。

數字成型網絡是要將傳輸的二進制信號序列轉換成所要求的基帶信號脈沖序列。在圖1中用n+1級移位寄存器〔1〕存貯要傳輸的數字序列。移位寄存器的輸入是要傳輸的二進制數字信號序列〔7〕，它可以是不歸零型（NRZ）或歸零型（RZ）數字信號序列。移位寄存器的移位時鐘C_１的頻率與數字信號傳輸碼率相同并且與數字信號傳輸同步。移位寄存器〔1〕的n+1位輸出與有n+2位地址的可編程只讀存貯器〔2〕的低n+1位地址相連，而只讀存貯器〔2〕的最高位與時鐘C_１相連。這樣采用“讀表法”將對應地址的存數讀出。只讀存貯器〔2〕的輸出通過緩沖寄存器〔3〕輸入到數模轉換器〔4〕。緩沖寄存器〔3〕由時鐘C_２驅動，時鐘C_２的頻率是時鐘C_１的2倍，并與C_１同步。實際制作中，C_１可以由C_２通過2分頻器〔6〕分頻獲得。數模轉換器〔4〕的輸出信號是階梯波型，此信號通過一個普通的低通濾波器〔5〕平滑后即得到所要求的基帶信號。

本發明的優點是網絡在結構上全部由集成電路組成，結構簡單，不需調試。當數據傳輸速率改變時，只需更換最后一級低通濾波器。在根據不同的數據傳輸速率，采用MOS電路或TTL電路或ECL電路時，都不需改變網絡本身的結構，在技術上采用“讀表法”，因此當滾降系數或基帶信號脈沖類型改變時，只需重寫只讀存貯器，即重新計算存貯在只讀存貯器中的2ⁿ⁺²個數值，而不需重新制作調試網絡。本發明通用性強，易于大規模生產，易于大規模集成。

結合附圖作進一步的描述：

數字成型網絡在結構上全部由集成電路組成。設要傳輸的數字信號碼率為f_b比特/秒（bit/s），則每一個數碼持續時間T＝1/f_b秒。對成型網絡中各集成電路的要求如下：

1、移位寄存器〔1〕：移位寄存器為n+1級，n一般小于10，n的選擇與要成型的基帶信號脈沖型狀有關，也與成型網絡要達到的性能指標，諸如，可允許的峰值畸變，要求成型信號的頻譜寬度有關。實際制作時可通過實測成型網絡輸出信號的眼圖來確定。若眼圖不合要求可適當增加n，直到滿意為止。對每級移位寄存器的門延遲時間要求小于0.8T。

2、可編程只讀存貯器（PROM）〔2〕：要求可編程只讀存貯器的讀數時間小于0.8T。只讀存貯器中各單元寫數法則如下：

設H（f）是要求成型的基帶信號脈沖的頻率特性，限帶在〔-Fs，Fs〕頻率范圍內，由H（f）可求得：

h（t）＝H（f）cos2πft/si（πfT/2）df（1）

其中T＝1/f_b，f_b是要傳輸的數字信號碼率，而si（X）＝sinX/X。

令X_+i＝h（±2i-1/４T），i＝1，2，3，…，n，n+1（2）

則只讀存貯器中n+2位地址A_n+1A_n…A_１A_０對應的單元內按下列方式寫數：