[其他]地址控制裝置

無效

• 申請號: 85101164
• 申請日: 1985-04-01
• 公開（公告）號: CN85101164A
• 公開（公告）日: 1987-02-18
• 發明（設計）人: 中野嘉博
• 申請（專利權）人: 國際商業機器公司
• 主分類號: G06F12/00
• 分類號: G06F12/00
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 李勇,趙越

本發明涉及在一系統中如微型計算機中控制存儲器的地址分配的裝置，特別是涉及用于擴展地址總線的地址控制裝置。

一微型計算機系統如圖1所示，一般有一個中央處理器CPU₁和一個存儲器M1（在本說明書中，假設該存儲器M1包括多個連接在地址總線上的存儲器，以及多個已被分配了存儲地址的輸入/輸出接口）。存儲器M1有許多可指定存儲位置的地址。CPU1通過由多條地址線（如20條線）組成的地址總線1在存儲器M1中的指定位置上進行存取;并且通過發送控制信號從M1中讀出數據，例如，通過控制線3向存儲器M1發送一個低電平讀控制信號;另一方面，通過發送控制信號向存儲器M1寫入數據，如通過控制線4向存儲器M1發送一個低電平寫控制信號。應當注意所用的CPU具有固定數目地址線，并且由CPU控制能存取到的存儲空間是由上述地址線的條數來決定的。例如，有20條地址線，那么就會有2²⁰＝1，048，576個地址能被單獨分配。這就意味著可以利用的存儲空間高達1兆字節。

近年來，具有很大地址空間，或具有增大地址線數目的所謂擴展兼容的CPUs已經在市場上出售。可是，如果用一擴展兼容的CPU來替換現有產品中所用的CPU從而使現有產品的功能得到改善，當老產品和新產品連載時，就會不可避免地出現下列問題。例如，如現有CPU具有20條地址線和1兆字節的存儲空間，而擴展兼容的CPU有24條地址線和16兆字節的存儲空間，最好是擴展具有20條地址線端的現有存儲器，使其存儲空間擴展到16兆字節，以便減少更換CPU所需的設計更改。可是，當具有20條地址線端的存儲器通過24條地址線存取數據時，由于每一存儲器不能識別在另外4條地址線上的信號，則CPU不能正常地存取存儲器中的數據。另一方面，如果所有的存儲器都被換成具有24條地址線端的存儲器，則現有的具有20條地址線端的存儲器就無法使用。因而形成了資源浪費。而且，將需要較大的設計更改，由于設計費用太大，而使設計人員放棄設計更改。

本發明的目的是，通過使用具有和擴展前一樣地址線端的存儲器來實現所謂擴展兼容的CPUs的兼容性。

根據本發明，在第一存儲器（例如，具有20條地址線端），這些存儲器均被連在一地址總線上（例如，有24條線），用20條地址線來指定第一存儲器的地址，用24條地址線來指定第二存儲器的地址。

而且，為了防止錯誤的讀寫操作，可采用下列選擇器裝置。該選擇器裝置檢測在那些沒有用于第一存儲器地址分配的地址線（例如是4條）上的信號。如果該信號是一予先決定的信號（例如，全為零），則該選擇器裝置只向第一存儲器提供CPU的讀/寫控制信號，否則，選擇器裝置只向第二存儲器提供CPU的讀/寫控制信號。由于CPU只從兩個存儲器中被選中的那個存儲器中讀出，或只向該存儲器中寫入，所以應寫入一個存儲器的數據被寫入到另一個存儲器中的錯誤操作就可以完全避免了。

圖1是一微型計算機系統的方塊圖。

圖2是圖1中系統的地址總線根據本發明加以擴充的系統的方塊圖。

圖3是一地址信號改變和產生讀/寫控制信號時序的時序圖。

其中，M1為第一存儲器，M2為第二存儲器，6為第一地址總線，8為第二地址總線，CPU₂為數據處理器，7為數據總線，17為選擇器裝置。

圖2示出本發明的一個實施例，它是由圖1中所示的一傳統系統擴展組成的，因此，和圖1中相同的符號用來表示相同的元件。CPU₂具有和圖1中的CPU₁擴展相兼容的特性，并且，CPU₁有由20條線組成的地址總線1，而CPU₂有由24條線組成的地址總線6，8。必須清楚，本發明并不只限于具有這些數目地址線的配置。雖然地址總線6，8并不象圖2所示那樣被準確地分成兩部分，但是為了描述方便，由24條線構成的地址總線被分成有20條線的地址總線6和有4條線的地址總線8。

存儲器M₂是一個擴展的存儲器，且有24條地址分配線端。存儲器M1是由地址總線6的20條線來指定地址，而存儲器M2是由地址總線6，8的24條線來指示地址。存儲器M1和存儲器M2各自都有一個可讀控制端R和一個可寫控制端W，存儲器M1和M2的R或W控制端從CPU2的R端或者W端接到一個低電平信號就能使得數據通過數據總線7寫入或讀出存儲器M1和M2。