[發明專利]驅動控制電路及存儲器

在審

• 申請號: 202310832132.X
• 申請日: 2023-07-07
• 公開（公告）號: CN116564374A
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 王子健;黃澤群;張婷婷
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 孫寶海

本公開提供一種驅動控制電路及存儲器。該驅動控制電路包括：第一存儲體組驅動信號產生電路，輸出的第一存儲體組讀出驅動信號包括基于讀修改寫操作產生的第一脈沖和基于第二次正常讀操作產生的第二脈沖，讀修改寫操作和第二次正常讀操作的目標操作存儲體組均為存儲器中的第一存儲體組，第一次正常讀操作的目標操作存儲體組為存儲器中的第二存儲體組；第一驅動阻止反相信號產生電路，輸出的第一驅動阻止反相信號用于阻止第一存儲體組讀出驅動信號在讀修改寫操作期間和第一次正常讀操作期間將第一存儲體組的數據傳輸至存儲器的讀寫總線，并在第二次正常讀操作期間失效以通過第一存儲體組讀出驅動信號將第一存儲體組的數據傳輸至該讀寫總線。

技術領域

本公開涉及集成電路控制技術領域，具體而言，涉及一種驅動控制電路及存儲器。

背景技術

相關技術中，當寫命令（用WR_CMD表示）為部分寫命令時，會產生讀修改寫（Read-Modify-Write，RMW）操作。當部分寫命令訪問的存儲體組（Bank?Group，BG）與下一次正常讀命令（表示為RD_CMD）訪問的存儲體組不同時，可能導致在讀修改寫操作期間的非正常讀操作打開存儲器的讀寫總線，而實際上在讀修改寫操作期間是不需要將訪問的存儲體組上讀取的數據從讀寫總線讀出的。

發明內容

本公開實施例提供了一種驅動控制電路，包括：第一存儲體組驅動信號產生電路，其輸出端輸出第一存儲體組讀出驅動信號，所述第一存儲體組讀出驅動信號包括基于讀修改寫操作產生第一脈沖和基于第二次正常讀操作產生的第二脈沖，所述第二次正常讀操作為所述讀修改寫操作后的第一次正常讀操作之后的操作，所述讀修改寫操作和所述第二次正常讀操作的目標操作存儲體組均為存儲器中的第一存儲體組，所述第一次正常讀操作的目標操作存儲體組為所述存儲器中的第二存儲體組；第一驅動阻止反相信號產生電路，其輸出端輸出的第一驅動阻止反相信號用于阻止所述第一存儲體組讀出驅動信號在所述讀修改寫操作期間和所述第一次正常讀操作期間將所述第一存儲體組的數據傳輸至所述存儲器的讀寫總線，并在所述第二次正常讀操作期間失效，以通過所述第一存儲體組讀出驅動信號將所述第一存儲體組的數據傳輸至所述讀寫總線。

本公開實施例還提供了一種存儲器，包括本公開任一實施例中的驅動控制電路。

附圖說明

圖1是相關技術中的驅動控制電路的時序示意圖。

圖2是本公開一示例性實施例的驅動控制電路的組成結構示意圖。

圖3是本公開另一示例性實施例的驅動控制電路的組成結構示意圖。

圖4是本公開一示例性實施例的第一初始讀出驅動信號產生電路的組成結構示意圖。

圖5是本公開一示例性實施例的讀寫控制信號產生電路的組成結構示意圖。

圖6是本公開一示例性實施例的第一存儲體組的讀寫總線驅動器的組成結構示意圖。

圖7是本公開又一示例性實施例的驅動控制電路的組成結構示意圖。

圖8是本公開一示例性實施例的驅動控制電路的驅動控制時序示意圖。

圖9是本公開一示例性實施例的存儲器的組成結構示意圖。

具體實施方式

附圖僅為本公開的示意性圖解，圖中相同的附圖標記表示相同或類似的部分，因而將省略對它們的重復描述。下面結合附圖對本公開實施方式提供的存儲器進行詳細說明。