[發明專利]FPGA與MIPI雙向通信的方法、裝置及電子設備

在審

• 申請號: 202310831378.5
• 申請日: 2023-07-07
• 公開（公告）號: CN116561035A
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 王磊;賈紅;韋嶔;張紅榮
• 申請（專利權）人: 西安智多晶微電子有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 勾慧敏

本發明公開了一種FPGA與MIPI雙向通信的方法，包括：配置差分IO為輸出LVDS屬性并用Vccaux為其發送電路供電，使能內置下拉電阻網絡以發送MIPI高速差分信號；配置差分IO為輸入LVDS屬性并使能其差分電阻，用Vccaux為其接收電路供電，關斷下拉電阻網絡以接收MIPI高速差分信號；配置差分IO為輸出lvcmos12屬性并用Vccio=1.2V為其發送電路供電，關斷下拉電阻網絡以發送MIPI低速信號；配置差分IO為輸入lvcmos12屬性并用Vccio為其接收電路供電，關斷下拉電阻網絡以接收MIPI低速信號。本發明在FPGA片內兼容MIPI接口從而實現FPGA與MIPI雙向通信。

技術領域

本發明屬于電數字數據處理領域，具體涉及一種FPGA(Field-Programmable?GateArray，現場可編程門陣列)與MIPI(Mobile?Industry?Processor?Interface，移動產業處理器接口)雙向通信的方法。

背景技術

MIPI是MIPI聯盟發起的為移動應用處理器制定的開放標準和規范。隨著FPGA的廣泛使用，實際中經常會需要FPGA能夠與MIPI接口通信。

目前FPGA與MIPI接口通信包括兩種方式，一種采用橋接芯片，如Meticom公司的MC20001、MC20901等，另外一種是通過在FPGA片外搭建電阻網絡實現將FPGA輸出信號轉化為MIPI接口信號。

然而，采用片外搭建電阻網絡或橋接芯片實現MIPI接口，均會占用電路面積，且增加成本。因此，急需一種能夠在FPGA片內兼容MIPI接口從而實現FPGA與MIPI雙向通信的方案。

發明內容

為了解決現有技術中所存在的上述問題，本發明提供了一種FPGA與MIPI雙向通信的方法、裝置及電子設備。

本發明要解決的技術問題通過以下技術方案實現：

一種FPGA與MIPI雙向通信的方法，包括：

MIPI高速模式下的信號發送方法：配置FPGA的一對IO為輸出LVDS屬性得到第一LVDS接口，并采用Vccaux為所述第一LVDS接口的發送電路供電，同時通過使能內置下拉電阻網絡將所述第一LVDS接口的共模偏置電壓鉗位至符合MIPI高速模式下的發送標準，以利用所述第一LVDS接口發送MIPI高速差分信號；

MIPI高速模式下的信號接收方法：配置所述一對IO為輸入LVDS屬性并使能該對IO的差分電阻，得到第二LVDS接口，采用Vccaux為所述第二LVDS接口的接收電路供電，同時關斷所述內置下拉電阻網絡，以利用所述第二LVDS接口接收MIPI高速差分信號；

MIPI低速模式下的信號發送方法：配置所述一對IO為輸出lvcmos12屬性得到第一lvcmos12接口對，并采用Vccio=1.2V為所述第一lvcmos12接口對的發送電路供電，同時關斷所述內置下拉電阻網絡，以利用所述第一lvcmos12接口對發送MIPI低速信號；

MIPI低速模式下的信號接收方法：配置所述一對IO為輸入lvcmos12屬性得到第二lvcmos12接口對，并采用Vccio=1.2V為所述第二lvcmos12接口對的接收電路供電，同時關斷所述內置下拉電阻網絡，以利用所述第二lvcmos12接口對接收MIPI低速信號。

優選地，所述Vccaux=3.3V、2.5?V或1.8?V。

優選地，所述內置下拉電阻網絡包括：第一下拉電阻和第二下拉電阻；

所述第一下拉電阻和所述第二下拉電阻分別用于對所述一對IO的兩路子信號的電壓進行鉗位。

優選地，所述第一下拉電阻和所述第二下拉電阻的阻值均為100Ω。

優選地，所述FPGA與MIPI雙向通信的方法還包括：在FPGA不需要與MIPI通信時，配置所述一對IO作為通用IO使用。