[發明專利]自適應增益放大器

在審

• 申請號: 202310814002.3
• 申請日: 2023-07-05
• 公開（公告）號: CN116566346A
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 郭虎;王照新;李建偉;蔡彩銀
• 申請（專利權）人: 北京炎黃國芯科技有限公司
• 主分類號: H03G3/30
• 分類號: H03G3/30;H03F3/195;H03F3/68
• 代理公司: 北京譜帆知識產權代理有限公司 11944
• 代理人: 廖娟

本發明公開了一種自適應增益放大器，增益模塊包括第一運算放大器、第二運算放大器、第三運算放大器、第四數字電位器、第一電阻、第一PMOS管、第二NMOS管、第一輸出端、第一輸入端，所述第一運算放大器同相端和第一輸入端連接。本發明可在通信增益放大時進行自動調節，增加輸入或輸出穩定性。

技術領域

本發明涉及無線局域網和射頻集成電路領域，特別涉及自適應增益放大器。

背景技術

可變增益放大器(VGA)是通信發射器中的一個關鍵模塊，它與反饋環路一起組成自動增益控制電路(AGC)，AGC用來處理幅度變化范圍很大的輸入信號，使輸出信號幅度保持恒定或僅在較小范圍內變化，不至于因為輸入信號太大或太小而使得發射器無法正常工作，高功率效率和高線性是AGC主要的性能要求，而現有的可變增益放大器的可變增益步長都比較大，到底增益穩定性較差。

發明內容

針對上述技術問題，本發明的目的是提供一種自適應增益放大器，包括增益模塊，所述增益模塊包括第一運算放大器U1、第二運算放大器U2、第三運算放大器U3、第四數字電位器U4、第一電阻R1、第一PMOS管Q1、第二NMOS管Q2、第一輸出端OUT1、第一輸入端IN1，所述第一運算放大器U1同相端和第一輸入端IN1連接，第一運算放大器U1反相端和第一電阻R1一端、第四數字電位器U4的H引腳連接，第一電阻R1另一端和第一運算放大器U1輸出端、第二運算放大器U2反相端、第三運算放大器U3反相端、第一輸出端OUT1連接，第二運算放大器U2輸出端和第一PMOS管Q1柵極、第四數字電位器U4的DIN引腳連接，第一PMOS管Q1漏極和第二NMOS管Q2源極、第四數字電位器U4的CLK引腳連接，第四數字電位器U4的W引腳、L引腳和接地端連接，第二NMOS管Q2的柵極和第三運算放大器U3輸出端連接，第二NMOS管Q2的漏極和第一PMOS管Q1源極連接；

第一輸入端IN1用于被放大信號輸入，第一運算放大器U1用于反饋放大，第二運算放大器U2和第三運算放大器U3用于區域反饋，第一輸入端IN1輸入信號時，信號經第一電阻R1、第四數字電位器U4進行負反饋增益，當第一運算放大器U1輸出反饋到第二運算放大器U2和第三運算放大器U3反相端，第二運算放大器U2和第三運算放大器U3同相端用于設置增益輸出后的幅值區域閾值，若第一輸入端IN1經第一運算放大器U1反饋增益后趨近于最大增益幅值時，第二運算放大器U2輸出，第二運算放大器U2輸出分別反饋到第四數字電位器U4的DIN引腳和第一PMOS管Q1，第一PMOS管Q1截止，若第一輸入端IN1經過第一運算放大器U1反饋增益后趨近于最小增益幅值時，第三運算放大器U3輸出，第三運算放大器U3輸出使第二NMOS管Q2導通而第四數字電位器U4的DIN引腳無輸入，DIN的引腳狀態表為最大增益幅值和最小增益幅值時的調節信號，第四數字電位器U4的CLK引腳和第一PMOS管Q1漏極、第二NMOS管Q2源極引腳連接，第一PMOS管Q1的源極和第二NMOS管Q2的漏極和調節信號連接，完成增益信號幅值臨近區域時進行自動調節。

進一步的，所述增益模塊還包括第五運算放大器U5、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第一電容C1，所述第五運算放大器U5輸出端和第二電阻R2一端、第三電阻R3一端、第一PMOS管Q1源極、第二NMOS管Q2漏極連接，第三電阻R3另一端和第五運算放大器U5反相端、第一電容C1一端連接，第二電阻R2另一端和第四電阻R4一端、第五電阻R5一端、第六電阻R6一端、第五運算放大器U5同相端連接，第五電阻R5另一端和電源連接，第六電阻R6另一端、第一電容C1另一端、第四電阻R4另一端和接地端連接；

考慮模塊化的使用配置，調節信號通過第五運算放大器U5輸出完成，采用第二電阻R2和第四電阻R4對第五運算放大器U5進行固定幅值同相增益，第五電阻R5和第六電阻R6用于第五運算放大器U5同相端初始信號輸入，第三電阻R3和第一電容C1用于第五運算放大器U5輸出積分后使第五運算放大器U5跳變，以此循環使第五運算放大器U5輸出模擬調節信號到第一PMOS管Q1和第二NMOS管Q2。