[發明專利]模乘法器電路、FPGA電路和ASIC模塊有效
| 申請號： | 202310813349.6 | 申請日： | 2023-07-05 |
| 公開（公告）號： | CN116540977B | 公開（公告）日： | 2023-09-12 |
| 發明（設計）人： | 請求不公布姓名 | 申請（專利權）人： | 北京瑞萊智慧科技有限公司 |
| 主分類號： | G06F7/72 | 分類號： | G06F7/72;G06F7/575 |
| 代理公司： | 北京英特普羅知識產權代理有限公司 11015 | 代理人： | 王煥靈 |
| 地址： | 100084 北京市海淀區*** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 乘法器 電路 fpga asic 模塊 | ||
1.一種模乘法器電路，其特征在于，包括：第一乘法器U0、第二乘法器U1、第三乘法器U2、第一加法器U3、第二加法器U4和二路復用器U5，其中：
所述第一乘法器U0的第一輸入端接收，所述第一乘法器U0的第二輸入端接收，所述第一乘法器U0的輸出端輸出和的乘積p1的最高n比特，其中，和是模乘法運算的操作數，m為模乘法運算所采用的模數，，為常量，n為和的長度；
所述第二乘法器U1的第一輸入端連接所述第一乘法器U0的輸出端，所述第二乘法器U1的第二輸入端接收m，所述第二乘法器U1的輸出端輸出p1與m的乘積p2的最低n比特；
所述第三乘法器U2的第一輸入端接收，所述第三乘法器U2的第二輸入端接收，所述第三乘法器U2的輸出端輸出和乘積p3的最低n比特；
所述第一加法器U3的第一輸入端連接所述第二乘法器U1的輸出端，所述第一加法器U3的第二輸入端連接所述第三乘法器U2的輸出端，所述第一加法器U3的輸出端輸出p2和p3之間的差值t；
所述第二加法器U4的第一輸入端連接所述第一加法器U3的輸出端，所述第二加法器U4的第二輸入端接收m，所述第二加法器U4的輸出端輸出t與m的差值t-m；
所述二路復用器U5的第一輸入端連接第一加法器U3的輸出端，所述二路復用器U5的第二輸入端連接第二加法器U4的輸出端，所述二路復用器U5的輸出端根據t和m的大小關系選擇需要輸出的結果，其中，當t=m時，所述二路復用器U5輸出t-m，當tm時，所述二路復用器U5輸出t。
2.根據權利要求1所述的模乘法器電路，其特征在于，所述第一加法器U3用于將所述第二乘法器U1的輸出結果取反后執行帶進位1的加法操作。
3.根據權利要求1所述的模乘法器電路，其特征在于，還包括：預計算單元，用于計算，其中，所述第一乘法器U0的第二輸入端用于連接所述預計算單元的輸出端。
4.一種FPGA電路，其特征在于，包括權利要求1至3中任一項所述的模乘法器電路，其中，所述模乘法器電路中的乘法器通過DSP實現。
5.一種ASIC模塊，其特征在于，包括Barrett電路，所述Barrett電路包括權利要求1至3中任一項所述的模乘法器電路。
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