[發(fā)明專利]一種可靈活擴展的信號收發(fā)系統

有效

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• 申請日: 2023-06-06
• 公開（公告）號: CN116383107B
• 公開（公告）日: 2023-08-22
• 發(fā)明（設計）人: 劉岑煒;楊健熙;黃俊翔
• 申請（專利權）人: 成都立思方信息技術有限公司
• 主分類號: G06F13/362
• 分類號: G06F13/362
• 代理公司: 成都頂峰專利事務所(普通合伙) 51224
• 代理人: 曹源

1.一種可靈活擴展的信號收發(fā)系統，其特征在于，包括有信號處理主機和信號收發(fā)機；

所述信號處理主機包括有主控處理模塊、第一FPGA模塊和多個第一高速數據傳輸接口，其中，所述主控處理模塊連接所述第一FPGA模塊，所述第一FPGA模塊通過多個基于多吉比特收發(fā)器MGT的接口IP單元一一對應地連接所述多個第一高速數據傳輸接口；

所述信號收發(fā)機包括有用于完成本機信號收發(fā)前端任務的信號收發(fā)功能前端模塊、第二FPGA模塊和至少兩個第二高速數據傳輸接口，其中，所述信號收發(fā)功能前端模塊連接所述第二FPGA模塊，所述第二FPGA模塊通過至少兩個基于多吉比特收發(fā)器MGT的接口IP單元一一對應地連接所述至少兩個第二高速數據傳輸接口，所述至少兩個第二高速數據傳輸接口包括有上行高速數據傳輸接口和下行高速數據傳輸接口，所述上行高速數據傳輸接口用于連接所述信號處理主機的第一高速數據傳輸接口或者連接與本機具有級聯關系的前一個所述信號收發(fā)機的下行高速數據傳輸接口，所述下行高速數據傳輸接口用于連接與本機具有級聯關系的后一個所述信號收發(fā)機的上行高速數據傳輸接口；

所述信號收發(fā)機的數目有若干個，并通過所述第一高速數據傳輸接口與所述上行高速數據傳輸接口的連接關系/和所述上行高速數據傳輸接口與所述下行高速數據傳輸接口的連接關系，搭建得到呈星型拓撲結構、菊花鏈拓撲結構、對接拓撲結構或它們的任意組合結構的所述信號收發(fā)系統。

2.如權利要求1所述的信號收發(fā)系統，其特征在于，所述接口IP單元采用由多路所述多吉比特收發(fā)器MGT組成的全雙工串行鏈路連接對應的所述第一高速數據傳輸接口或所述第二高速數據傳輸接口。

3.如權利要求2所述的信號收發(fā)系統，其特征在于，所述全雙工串行鏈路采用Aurora串行通信協議。

4.如權利要求1所述的信號收發(fā)系統，其特征在于，所述第一高速數據傳輸接口或所述第二高速數據傳輸接口采用Nano-Pitch接插件。

5.如權利要求1所述的信號收發(fā)系統，其特征在于，所述信號處理主機還包括有用于為所述第一FPGA模塊提供計算資源的第三FPGA模塊，其中，所述第三FPGA模塊連接所述第一FPGA模塊；

和/或，所述信號處理主機還包括有用于為所述第一FPGA模塊存放固件程序的第一閃存器FLASH/和用于為所述第一FPGA模塊提供存儲資源的第一動態(tài)隨機存取存儲器DRAM，其中，所述第一閃存器FLASH連接所述第一FPGA模塊，所述第一動態(tài)隨機存取存儲器DRAM連接所述第一FPGA模塊。

6.如權利要求1所述的信號收發(fā)系統，其特征在于，所述信號處理主機還包括有用于為所述主控處理模塊提供計算資源的第四FPGA模塊和/或圖形處理器GPU，其中，所述第四FPGA模塊連接所述主控處理模塊，所述圖形處理器GPU連接所述主控處理模塊；

和/或，所述信號處理主機還包括有用于為所述主控處理模塊提供存儲資源的第二動態(tài)隨機存取存儲器DRAM和/或固態(tài)硬盤SSD，其中，所述第二動態(tài)隨機存取存儲器DRAM連接所述主控處理模塊，所述固態(tài)硬盤SSD連接所述主控處理模塊。

7.如權利要求1所述的信號收發(fā)系統，其特征在于，所述信號收發(fā)機還包括有用于為所述第二FPGA模塊存放固件程序的第二閃存器FLASH，其中，所述第二閃存器FLASH連接所述第二FPGA模塊。