[發明專利]一種基于FPGA的龍貝格積分硬件邏輯求解方法及系統

在審

• 申請號: 202310581655.1
• 申請日: 2023-05-22
• 公開（公告）號: CN116628397A
• 公開（公告）日: 2023-08-22
• 發明（設計）人: 黃繼業;陳協和;田大海;董哲康;楊宇翔;李平
• 申請（專利權）人: 杭州電子科技大學
• 主分類號: G06F17/11
• 分類號: G06F17/11;G06F17/16
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于FPGA的龍貝格積分硬件邏輯求解方法，其特征在于，包括以下步驟：

S1、構建待求積分等式I＝∫f(x)dx預處理模塊integral；

S2、根據逐次分半加速法以及S1中的預處理模塊integral，構建數值參數模塊；

S3、構建局部并行計算數值參數模塊，與S2中的數值參數模塊組成積分計算迭代模塊T_romberg_top；

S4、根據用戶設定的數據精度誤差ε和實時迭代控制模塊T_control，控制參數迭代精度并輸出積分值。

2.根據權利要求1所述的基于FPGA的龍貝格積分硬件邏輯求解方法，其特征在于，所述步驟S1包括以下子步驟：

S1-1、根據被積函數的選擇和梯形法的遞推化公式，調用FPGA的浮點數運算IP構成被積函數f(x)，再根據積分上下限，計算出區間步長；

其中，表示二分前的步長，x_k為等距節點，x_k＝a+kh；

S1-2、構建積分等式預處理模塊integral，其中模塊的輸入信號為自變量值x浮點數和相對應的區間步長，輸出信號為函數值fx浮點數和有效信號fx_vld，其中根據迭代次數k次，并行計算函數值可以使得計算時鐘縮減為原來的1/k；

S1-3、將計算的區間步長和fx函數值構成矩陣形式，存到寄存器數組T_data中進行數據緩存。

3.根據權利要求2所述的基于FPGA的龍貝格積分硬件邏輯求解方法，其特征在于，所述步驟S2包括以下子步驟：

S2-1、構建數值參數模塊Tk_renew，該模塊的輸入信號為S1-3中的寄存器數組T_data中的區間步長和函數值并行數據，輸出信號為參數值和有效指示信號Tk_complete；

S2-2、模塊內部采用流水線結構計算出相應的參數，其中第一級流水線的輸入信號為區間步長對應的函數值，輸出信號為函數總和值；

S2-3、第二級流水線的輸入信號為函數總和值，通過加入區間步長，輸出信號為函數加速值f′₀；

S2-4、第三級流水線的輸入信號為f′₀，與二分之后的T′₀相加，通過公式(2)計算出最終參數作為輸出信號；

S2-5、上述通過流水線架構使得參數數據處理時間縮短并提高了計算效率，通過參數有效指示信號Tk_complete，將計算出的參數通過寄存器組Tk_buffer進行數據緩存，并輸出數據有效使能信號Tm_complete，將兩者一起送入數值參數模塊。

4.根據權利要求3所述的基于FPGA的龍貝格積分硬件邏輯求解方法，其特征在于，所述步驟S3包括以下子步驟：

S3-1、構建數值參數模塊Tm_renew，該模塊通過判斷S2-5中的有效使能信號Tm_complete，接收寄存器組Tk_buffer緩存的數據作為該模塊的輸入信號，輸出信號為迭代后的參數值；

S3-2、構建參數系數矩陣對數據緩存的Tk_buffer進行并行計算，計算公式為：

S3-3、模塊內部加入參數系數矩陣對緩存的數據按照式(4)進行并行計算，其中并行計算結構分為三級，第一級并行結構計算式(4)中的移位C_m1和乘法浮點數運算將計算結果記為K1和K2；

S3-4、第二級并行結構計算式(4)中的減法K1-K2和除法浮點數運算1/C_m3，將計算結果記為K3和K4；

S3-5、第三級并行結構對式(4)整體的實現，求解出迭代后的參數值，即

S3-6、將數值參數模塊Tk_renew和數值參數模塊Tm_renew進行組合，構建積分迭代模塊T_romberg_top，并將迭代所得數據和數據作差取絕對值得到誤差ε₀，并送入精度控制模塊；