[發(fā)明專利]帶隙基準電路正常工作檢測的標識電路

有效

• 申請?zhí)枺?/td>: 202310573014.1
• 申請日: 2023-05-22
• 公開（公告）號: CN116301168B
• 公開（公告）日: 2023-07-21
• 發(fā)明（設計）人: 請求不公布姓名
• 申請（專利權）人: 上海靈動微電子股份有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 上海一平知識產權代理有限公司 31266
• 代理人: 吳珊;成春榮

本申請公開了一種帶隙基準電路正常工作檢測的標識電路，包括：偏置電流源、帶隙基準電路、第七至第九PMOS晶體管、以及第六和第七NMOS晶體管，帶隙基準電路包括第三至第六PMOS晶體管、第三至第五NMOS晶體管、第二至第五電阻、以及第一和第二三極管。當電源電壓低于基準電路的最低工作電壓時，第三PMOS晶體管的電流減少，導致第六NMOS晶體管的漏極電流低于第七PMOS晶體管，輸出指示信號通知系統(tǒng)。本申請能自適應溫度和電源電壓對輸入對管和三極管的變化，從而給出準確的標識信號。

技術領域

本申請涉及集成電路技術領域，特別涉及一種帶隙基準電路正常工作檢測的標識電路。

背景技術

隨著CMOS工藝的進步，集成電路已經發(fā)展到系統(tǒng)級芯片（System?on?chip，SOC）的階段，由于CMOS電路的低成本，低功耗以及工作速度的不斷提高，CMOS電路設計技術得到不斷的進步，已經被證明是實現(xiàn)SOC的最好選擇。帶隙基準電路作為其中不可或缺的一個模塊，一直以來是研究的熱點，基準源是與電源、工藝、溫度的關系很小，其精度及穩(wěn)定性對系統(tǒng)有較大的影響。因此，需要對帶隙基準電路做出監(jiān)測，如果遇到極端條件，使得帶隙基準電路精度受到影響時，需要及時發(fā)出指示信號，告知系統(tǒng)。

發(fā)明內容

本申請的目的在于提供一種帶隙基準電路正常工作檢測的標識電路，能自適應溫度和電源電壓對帶隙基準電路中的輸入對管和三極管的變化，從而給出準確的標識信號。

本申請公開了一種帶隙基準電路正常工作檢測的標識電路，包括：偏置電流源、帶隙基準電路、第七PMOS晶體管、第七PMOS晶體管、第九PMOS晶體管、以及第六NMOS晶體管和第七NMOS晶體管，所述帶隙基準電路包括第三PMOS晶體管、第四PMOS晶體管、第五PMOS晶體管、第六PMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、第五NMOS晶體管、第二電阻、第三電阻、第四電阻、第五電阻、以及第一三極管和第二三極管；其中，

所述第三PMOS晶體管、第四PMOS晶體管和第七PMOS晶體管的源極均耦合到電源，柵極均耦合到所述偏置電流源輸出的偏置電壓，所述第四PMOS晶體管的漏極耦合到所述第二電阻的一端和所述第五NMOS晶體管的漏極，所述第二電阻的另一端同時耦合到所述第三電阻和第四電阻的一端，所述第三電阻的另一端經由第五電阻耦合到所述第一三極管的發(fā)射極，所述第一三極管和第二三極管的基極和集電極均相連并耦合到地端，所述第五NMOS晶體管的柵極耦合到所述第四NMOS晶體管的漏極和第六PMOS晶體管的漏極，所述第四電阻的另一端耦合到所述第二三極管的發(fā)射極和所述第八PMOS晶體管的柵極，所述第五PMOS晶體管、第六PMOS晶體管、第八PMOS晶體管和第九PMOS晶體管的源極均耦合到所述第三PMOS晶體管的漏極，所述第五PMOS晶體管的漏極耦合到所述第三NMOS晶體管的漏極和柵極以及所述第四NMOS晶體管柵極，所述第三電阻和第五電阻之間的節(jié)點耦合到所述第五PMOS晶體管和第九PMOS晶體管的柵極，所述第八PMOS晶體管和第九PMOS晶體管的漏極均耦合到所述第七NMOS晶體管的漏極和柵極以及所述第六NMOS晶體管的柵極，所述第六NMOS晶體管的漏極耦合到所述第七PMOS晶體管的漏極，所述第三NMOS晶體管、第四NMOS晶體管、第五NMOS晶體管、第六NMOS晶體管和第七NMOS晶體管的源極均耦合到地端。

在一個優(yōu)選例中，所述偏置電流源包括第一PMOS晶體管和第二PMOS晶體管、第一NMOS晶體管和第二NMOS晶體管、以及第一電阻，其中，所述第一PMOS晶體管和第二PMOS晶體管的源極耦合到電源，所述第一PMOS晶體管的漏極和柵極、第二PMOS晶體管的柵極、以及所述第一NMOS晶體管的漏極相連并輸出所述偏置電壓，所述第一NMOS晶體管的柵極、所述第一PMOS晶體管的漏極、以及所述第二NMOS晶體管的漏極和柵極相連，所述第一NMOS晶體管的源極經由所述第一電阻耦合到地端，所述第二NMOS晶體管的源極耦合到地端。