[發明專利]一種數字信號處理結構

有效

• 申請號: 202310501917.9
• 申請日: 2023-05-06
• 公開（公告）號: CN116205244B
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 王妙;王瑞琨;黃志洪;蔡剛
• 申請（專利權）人: 中科億海微電子科技（蘇州）有限公司
• 主分類號: G06G7/16
• 分類號: G06G7/16;G06G7/14
• 代理公司: 江蘇坤象律師事務所 32393
• 代理人: 朱冀梁

本發明提供一種數字信號處理結構包括：與所述輸入寄存單元相連接的乘法運算單元，用于進行普通乘法運算和雙倍低位寬乘法運算；與所述乘法運算單元相連接的加法器，用于對所述乘法運算單元的運算結果進行相加處理；與所述加法器相連接的加法輸出寄存器，用于寄存相加處理得到的運算結果；與所述加法輸出寄存器相連接的數據截取單元，用于在雙倍乘加或乘累加模式下對四組乘加的結果進行截取，補充相應的符號位并輸出；其中，所述乘法運算單元包括四組18位寬的乘法器。該數字信號處理結構在不增加乘法器數目的情況下可支持雙倍低位寬操作數乘加運算及乘累加運算，運行效率更高，優化了資源利用率。

技術領域

本發明屬于數字集成電路技術領域，具體涉及一種可支持多組低位寬操作數乘法、乘加及乘累加運算的數字信號處理（DSP）結構。

背景技術

人工智能高速發展，在自然語言處理、目標檢測、圖像分類和語音識別等諸多領域中，深度學習算法都比傳統算法展現出了更多的優勢，但其數據量多且運算量大也給當前的硬件計算平臺帶來了巨大壓力。深度學習算法中主流的CNN模型包含多至數百萬個參數，其計算耗費了大量的硬件資源。減輕硬件計算平臺的壓力對人工智能的發展意義重大。研究表明，在部分場景中，采用低精度如4bit、8bit網絡模型，可以在滿足準確率要求的情況下，達到顯著提高加速器性能、減少內存占用的目標。目前主流的加速計算平臺包括CPU、GPU、ASIC和FPGA等。其中FPGA具有動態可重構特性，能夠對硬件邏輯資源進行編程，適應不同的深度學習算法層，從而成為了目前應用較為廣泛的加速計算平臺。FPGA對于加速計算的并行度通常與嵌入式DSP的數目相關。業內主要的商用FPGA中的嵌入式DSP（DigitalSignal?Processing，簡稱DSP，即數字信號處理）模塊通常由固定的高位寬乘法器構成，對于較低位寬的乘法相關運算如乘法、乘加和乘累加運算，乘法器位寬利用率低，使DSP模塊實現低位寬數據運算的效率并不高。舉例來說，現有的DSP模塊采用常規的乘法器只能實現一組4bit或8bit乘法運算。現有的DSP模塊在實際應用中存在缺陷，不利于當前數字集成電路技術的發展。

因此，亟需研究一種可支持多組低位寬操作數乘法、乘加或乘累加運算的數字信號處理（DSP）結構，以進一步優化計算平臺支持低位寬數據卷積運算的性能，以此推動數字集成電路技術的深層次發展。

發明內容

本發明是為解決上述現有技術的全部或部分問題，本發明提出了一種數字信號處理結構，利用大位寬乘法器并行計算低位寬乘法，設計了DSP中的新型的定制的乘法器，使DSP模塊可以在不增加乘法器數目的情況下，在一個周期內實現雙倍數目的乘加及乘累加運算，從而大幅度提升計算平臺（例如FPGA等）支持低位寬數據卷積運算性能。

本發明提供的一種數字信號處理結構，包括：輸入寄存單元，用于對輸入的待運算數據進行預處理以選擇是否寄存；與所述輸入寄存單元相連接的乘法運算單元，用于進行普通乘法運算和雙倍低位寬乘法運算；與所述乘法運算單元相連接的加法器，用于對所述乘法運算單元的運算結果進行相加處理；與所述加法器相連接的加法輸出寄存器，用于寄存相加處理得到的運算結果；與所述加法輸出寄存器相連接的數據截取單元，用于在雙倍乘加或雙倍乘累加模式下對四組乘加的結果進行截取，補充相應的符號位并輸出；其中，所述乘法運算單元包括四組18位寬的乘法器。

通過所述乘法運算單元可以在不增加乘法器數目的情況下實現雙倍8bit及4bit乘法運算，并且數字信號處理結構中增加所述數據截取單元，可獲取雙倍8bit及4bit乘法運算結果，并進行符號位擴展。