[發(fā)明專利]RAM陣列自檢電路、芯片

有效

• 申請?zhí)枺?/td>: 202310496908.5
• 申請日: 2023-05-05
• 公開（公告）號: CN116206663B
• 公開（公告）日: 2023-08-22
• 發(fā)明（設(shè)計）人: 何學(xué)文;汪繼康;尹彤彤
• 申請（專利權(quán)）人: 蘇州薩沙邁半導(dǎo)體有限公司;上海薩沙邁半導(dǎo)體有限公司;天津智芯半導(dǎo)體科技有限公司;合肥智芯半導(dǎo)體有限公司
• 主分類號: G11C29/12
• 分類號: G11C29/12
• 代理公司: 北京清亦華知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11201
• 代理人: 梁柏祺

1.一種RAM陣列自檢電路，其特征在于，所述電路包括：

自檢寄存器，連接至系統(tǒng)總線，用于在接收到所述系統(tǒng)總線傳輸?shù)淖詸z指令后，輸出自檢觸發(fā)信號；

RAM讀寫控制器，連接至所述系統(tǒng)總線，用于在接收到所述系統(tǒng)總線傳輸?shù)腞AM存取指令后，輸出自檢暫停請求信號；

自檢通路選擇器，與所述RAM讀寫控制器連接，并連接至RAM陣列；

實時自檢主電路，分別與所述自檢寄存器、所述RAM讀寫控制器和所述自檢通路選擇器連接，用于在接收到所述自檢觸發(fā)信號，且所述RAM讀寫控制器未輸出所述自檢暫停請求信號時，輸出自檢總線選擇信號至所述自檢通路選擇器，以獲取所述RAM陣列的存取控制權(quán)限，并對所述RAM陣列進(jìn)行自檢操作；

其中，所述實時自檢主電路，包括：

自檢控制器，與所述自檢寄存器連接，用于在接收到所述自檢觸發(fā)信號，且所述RAM讀寫控制器未輸出所述自檢暫停請求信號時，輸出啟動自檢的自檢控制信號，并根據(jù)從自檢序列狀態(tài)機返回的自檢反饋信號來實時調(diào)整所述的自檢控制信號；

自檢序列狀態(tài)機，分別與所述自檢控制器和所述自檢通路選擇器連接，用于在接收到所述啟動自檢的自檢控制信號時，輸出所述自檢總線選擇信號至所述自檢通路選擇器，以獲取所述RAM陣列的存取控制權(quán)限，并對所述RAM陣列進(jìn)行自檢操作；

所述實時自檢主電路，還包括：

地址累加器，與所述自檢序列狀態(tài)機連接；

其中，所述自檢序列狀態(tài)機用于從所述地址累加器獲取所述RAM陣列的當(dāng)前自檢地址，并在所述當(dāng)前自檢地址自檢完成后，輸出地址累加觸發(fā)信號至所述地址累加器，以觸發(fā)所述地址累加器進(jìn)行地址累加操作；

所述實時自檢主電路，還包括：

數(shù)據(jù)緩沖寄存器，與所述自檢序列狀態(tài)機連接；

其中，所述自檢序列狀態(tài)機用于在獲取到所述RAM陣列的存取控制權(quán)限后，根據(jù)所述當(dāng)前自檢地址讀出所述RAM陣列中的數(shù)據(jù)，并將所述數(shù)據(jù)存儲至所述數(shù)據(jù)緩沖寄存器中，以及對所述當(dāng)前自檢地址寫入預(yù)設(shè)自檢數(shù)據(jù)，以判斷所述當(dāng)前自檢地址是否存在錯誤位，從而實現(xiàn)對所述RAM陣列的所述當(dāng)前自檢地址的自檢操作；

所述自檢序列狀態(tài)機，還用于：

在完成所述當(dāng)前自檢地址的自檢操作后，從所述數(shù)據(jù)緩沖寄存器中讀出所述數(shù)據(jù)，并根據(jù)所述當(dāng)前自檢地址將所述數(shù)據(jù)寫入所述RAM陣列；

所述實時自檢主電路，還包括：

相等比較器，分別與所述地址累加器、所述RAM讀寫控制器和所述自檢控制器連接，用于從所述地址累加器獲取所述當(dāng)前自檢地址，并從所述RAM讀寫控制器獲取系統(tǒng)操作地址，以及對所述當(dāng)前自檢地址和所述系統(tǒng)操作地址進(jìn)行比較，將比較結(jié)果發(fā)送至所述自檢控制器，其中，所述RAM讀寫控制器在輸出所述自檢暫停請求信號后，若檢測到所述自檢控制器輸出的自檢狀態(tài)標(biāo)識有效，則輸出所述系統(tǒng)操作地址至所述相等比較器，所述系統(tǒng)操作地址為所述RAM讀寫控制器對所述RAM陣列進(jìn)行讀寫操作時的地址；

所述自檢控制器還用于：在所述比較結(jié)果為不一致時，輸出暫停自檢的自檢控制信號至所述自檢序列狀態(tài)機，以使所述自檢序列狀態(tài)機暫停對所述RAM陣列的自檢操作，并釋放對所述RAM陣列的存取控制權(quán)限。

2.根據(jù)權(quán)利要求1所述的RAM陣列自檢電路，其特征在于，所述自檢序列狀態(tài)機，還用于：

在判定所述當(dāng)前自檢地址存在錯誤位時，輸出包含所述當(dāng)前自檢地址和錯誤信息的自檢反饋信號至所述自檢控制器，以使所述自檢控制器輸出自檢錯誤信息至所述自檢寄存器。

3.根據(jù)權(quán)利要求1所述的RAM陣列自檢電路，其特征在于，所述自檢控制器還用于：

在所述比較結(jié)果為一致時，待完成所述當(dāng)前自檢地址的自檢操作后，輸出暫停自檢的自檢控制信號至所述自檢序列狀態(tài)機，以使所述自檢序列狀態(tài)機暫停對所述RAM陣列的自檢操作，并釋放對所述RAM陣列的存取控制權(quán)限；

待所述RAM讀寫控制器完成對所述RAM陣列的讀寫操作后，再次輸出啟動自檢的自檢控制信號至所述自檢序列狀態(tài)機。

4.根據(jù)權(quán)利要求1所述的RAM陣列自檢電路，其特征在于，所述自檢控制器還用于：

在接收到所述自檢觸發(fā)信號，且所述RAM讀寫控制器輸出所述自檢暫停請求信號時，不輸出所述啟動自檢的自檢控制信號。

5.一種芯片，其特征在于，包括RAM陣列和根據(jù)權(quán)利要求1-4中任一項所述的RAM陣列自檢電路。