[發明專利]一種存內乘累加計算電路、方法及存儲器

在審

• 申請號: 202310398335.2
• 申請日: 2023-04-14
• 公開（公告）號: CN116561052A
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 喬樹山;曹景楠;游恒;尚德龍;周玉梅
• 申請（專利權）人: 中科南京智能技術研究院
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F7/544;G11C11/418;G11C11/419
• 代理公司: 北京華沛德權律師事務所 11302
• 代理人: 張曉冬

本發明公開了一種存內乘累加計算電路、方法及存儲器，涉及人工智能技術領域，計算電路包括：存儲模塊，用于存儲權重數據；乘法模塊，用于接收權重數據以及二進制數字信號，乘法模塊根據權重數據與第一二進制數字信號計算出第一乘結果，乘法模塊根據權重數據與第二二進制數字信號計算出第二乘結果；移位加法器，用于接收第一乘結果，移位加法器將第一乘結果與初始移位結果累加后輸出第一累加結果，移位加法器將第一累加結果左移位后得到第一移位結果，移位加法器接收第二乘結果，并將第二乘結果與第一移位結果累加后輸出第二累加結果。本申請解決了傳統存內計算方法不穩定的問題，以及內存內乘累加計算電路的設計，增加了數據處理的速度。

技術領域

本發明涉及人工智能技術領域，尤其涉及一種存內乘累加計算電路、方法及存儲器。

背景技術

在當前人工智能領域中，由于神經網絡的發展，對于邊緣設備中數據搬運和數據處理的需求越來越大。而原先的馮諾依曼架構已經不能滿足目前神經網絡發展的需求，存內計算架構正是在這種背景下誕生的。

但是存內計算架構在發展過程中也遇到了一些問題。在存內計算架構誕生的初期，基于模擬域的存內計算方法占據了主流發展地位。而其由于受到PVT效應的影響導致了系統的穩定性差，后期數字域存內計算則更加穩定。

發明內容

本發明的目的在于提供一種存內乘累加計算電路、方法及存儲器，解決了基于模擬域的存內計算方法不穩定的問題，以及內存內乘累加計算電路的設計，增加了數據處理的速度。

為解決上述技術問題，本發明采用如下技術方案：

本發明實施例的一方面提供了一種存內乘累加計算電路，所述計算電路包括：存儲模塊，所述存儲模塊用于存儲權重數據；乘法模塊，所述乘法模塊用于接收存儲模塊的權重數據，以及接收待計算的第一二進制數字信號和第二二進制數字信號，所述乘法模塊根據所述權重數據與所述第一二進制數字信號計算出第一乘結果，所述乘法模塊根據所述權重數據與所述第二二進制數字信號計算出第二乘結果；移位加法器，所述移位加法器接收所述第一乘結果，所述移位加法器將所述第一乘結果與初始移位結果累加后輸出第一累加結果，所述移位加法器將所述第一累加結果左移位后得到第一移位結果，所述移位加法器接收所述第二乘結果，并將所述第二乘結果與第一移位結果累加后輸出第二累加結果。

在一些實施例中，所述存儲模塊包括至少兩個SRAM6T存儲單元，所述至少兩個SRAM6T存儲單元的第一輸入端連接第一位線，所述至少兩個SRAM6T存儲單元的第二輸入端連接第二位線，所述至少兩個SRAM6T存儲單元中的每一個SRAM6T存儲單元均連接有對應的字線，字線用于開啟或關閉SRAM6T存儲單元，第一位線和第二位線用于在字線控制SRAM6T存儲單元開啟時，向SRAM6T存儲單元存儲數據或寫數據。

在一些實施例中，所述乘法模塊包括與所述至少兩個SRAM6T存儲單元數量對應的至少兩個乘法子電路，單個SRAM6T存儲單元的輸出端對應連接單個乘法子電路的第一輸入端，每個乘法子電路均包括與非門、非門、選擇器和第一開關，所述與非門的第一輸入端與所述至少兩個SRAM6T存儲單元中的單個SRAM6T存儲單元的輸出端連接，所述與非門的第二輸入端用于接收待計算的二進制數字信號的單個電平信號，所述與非門的輸出端連接所述非門的輸入端和所述選擇器的第一輸入端，所述非門的輸出端連接所述選擇器的第二輸入端，所述選擇器的輸出端連接第一開關的第一輸入端，所述第一開關的輸出端連接所述移位加法器的第一輸入端。

在一些實施例中，所述計算電路還包括至少兩個第二開關，所述至少兩個第二開關的第一輸入端連接所述移位加法器的輸出端，所述至少兩個第二開關的輸出端相互連接，并連接所述移位加法器的第二輸入端，所述至少兩個第二開關的輸出端用于輸出累加結果。