[發明專利]基于極性加固的抗輻照鎖存器的電路結構、芯片和模塊

在審

• 申請號: 202310386475.8
• 申請日: 2023-04-12
• 公開（公告）號: CN116386694A
• 公開（公告）日: 2023-07-04
• 發明（設計）人: 趙強;孫鐸文;許鑫;林涵宇;張亞楠;郝禮才;戴成虎;彭春雨;吳秀龍;藺智挺
• 申請（專利權）人: 安徽大學
• 主分類號: G11C11/412
• 分類號: G11C11/412;G11C11/417;G11C5/06
• 代理公司: 合肥市澤信專利代理事務所(普通合伙) 34144
• 代理人: 方榮肖

1.一種基于極性加固的抗輻照鎖存器的電路結構，其特征在于，其包括：

第一SRAM單元；

第二SRAM單元，其與所述第一SRAM單元結構對稱并交叉耦合，形成存儲節點S0～S7；

多輸入C單元，其一端電連接所述存儲節點S1、S2、S5、S6，另一端電連接輸出端口Q；

傳輸門，其包括PMOS晶體管P17和NMOS晶體管N25；P17的柵極由字線WLB控制；N25的柵極由字線WL控制；所述傳輸門的一端與所述輸出端口Q電連接，另一端與節點D電連接；

第一傳輸單元，其一端分別電連接所述存儲節點S0、S3、S4、S7，另一端電連接所述節點D；所述第一傳輸單元由字線WL控制；

第二傳輸單元，其一端分別電連接所述存儲節點S1、S2、S5、S6，另一端電連接節點DN；所述第二傳輸單元也由所述字線WL控制；

所述鎖存器在數據傳輸狀態下，所述字線WL為高電平，所述第一傳輸單元和所述第二傳輸單元均開啟；若所述鎖存器的初始存儲數據為“1”，即存儲節點S0＝S3＝S4＝S7＝“1”，存儲節點S1＝S2＝S5＝S6＝“0”，若此時所述節點D信號為低電平，即向單元傳輸數據“0”，信號通過所述第一傳輸單元向內部節點S0S3S4S7傳輸低電平信號，通過所述第二傳輸單元向內部節點S1S2S5S6傳輸高電平信號，內部節點的值變為S0＝S3＝S4＝S7＝“0”，S1＝S2＝S5＝S6＝“1”；同時所述傳輸門開啟，所述鎖存器的輸入通過所述傳輸門直接傳輸到所述輸出端口Q。

2.根據權利要求1所述的基于極性加固的抗輻照鎖存器的電路結構，其特征在于，所述鎖存器在數據保持狀態下，所述字線WL為低電平，所述第一傳輸單元、所述第二傳輸單元和所述傳輸門均關閉，所述鎖存器保存的數據通過所述多輸入C單元輸出到所述輸出端口Q，且所述多輸入C單元的輸出為高電平“1”。

3.根據權利要求1所述的基于極性加固的抗輻照鎖存器的電路結構，其特征在于，所述第一SRAM單元包括PMOS晶體管P1～P6,和NMOS晶體管N1～N10；其中，P1、P2作為上拉管，N1、N2作為下拉管，形成存儲節點S0；P3、N3作為上拉管，N4、N5作為下拉管，形成存儲節點S2；P4、N6作為上拉管，N7、N8作為下拉管，形成存儲節點S3；P5、P6作為上拉管，N9、N10作為下拉管，形成存儲節點S3；

且，N4、N6、N10的柵極由存儲節點S0控制；N2、N3、N7的柵極由存儲節點S1控制；N1、N8、P4的柵極由存儲節點S2控制；N5、N9、P3的柵極由存儲節點S3控制；P6的柵極由存儲節點S4控制；P2的柵極由存儲節點S5控制；P1的柵極由存儲節點S6控制；P5的柵極由存儲節點S7控制；

P1、P3、P4、P5的源極或漏極電連接電源VDD；N2、N5、N8、N10的源極或漏極電性接地。

4.根據權利要求3所述的基于極性加固的抗輻照鎖存器的電路結構，其特征在于，所述第二SRAM單元包括PMOS晶體管P7～P12,和NMOS晶體管N11～N20；其中，P7、P8作為上拉管，N11、N12作為下拉管，形成存儲節點S4；P9、N13作為上拉管，N14、N15作為下拉管，形成存儲節點S6；P10、N16作為上拉管，N17、N18作為下拉管，形成存儲節點S7；P11、P12作為上拉管，N19、N20作為下拉管，形成存儲節點S5；

且，N14、N16、N20的柵極由存儲節點S4控制；N12、N13、N17的柵極由存儲節點S5控制；N11、N18、P10的柵極由存儲節點S6控制；N15、N19、P9的柵極由存儲節點S7控制；P12的柵極由存儲節點S0控制；P8的柵極由存儲節點S1控制；P7的柵極由存儲節點S2控制；P11的柵極由存儲節點S3控制；

P7、P9、P10、P11的源極或漏極電連接電源VDD；N12、N15、N18、N20的源極或漏極電性接地。