[發明專利]半導體芯片的制造方法

有效

• 申請號: 202310363712.9
• 申請日: 2023-04-01
• 公開（公告）號: CN116387310B
• 公開（公告）日: 2023-09-22
• 發明（設計）人: 王海強;何昌;蔣禮聰;袁秉榮;陳佳旅;張光亞
• 申請（專利權）人: 深圳市美浦森半導體有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/423;H01L29/49
• 代理公司: 深圳市中融創智專利代理事務所(普通合伙) 44589
• 代理人: 李朦;葉垚平

本發明公開了半導體芯片的制造方法，包括如下步驟：在半導體基片上生長硬掩模介質層，所述半導體基片包括濃摻雜的半導體襯底和淡摻雜的外延層，所述硬掩模介質層包括第一氧化硅、第一氮化硅；采用光刻、刻蝕工藝，去除第一設定區域的硬掩模介質層；以硬掩模介質層為阻擋層，采用刻蝕工藝，在半導體基片之中形成第一溝槽；采用熱氧化工藝，在第一溝槽之中生長第二氧化硅；去除第一氮化硅，生長第二氮化硅；采用光刻、刻蝕工藝，去除第二設定區域的第二氮化硅和第一氧化硅，所述第二設定區域為預設溝槽型半導體芯片元胞的區域。本發明具備消除了臺階高度差的問題，降低了工藝難度，可大幅提高芯片的集成度的優點。

技術領域

本發明涉及芯片制造領域，尤其涉及半導體芯片的制造方法。

背景技術

靜電放電現象在半導體芯片的封裝、使用等各個環節中都存在，容易造成芯片損壞，因此，在半導體芯片內部或者外圍都要求設計靜電保護電路。

溝槽型半導體芯片是半導體芯片的一種，包括溝槽型MOSFET、溝槽型IGBT等芯片，這些半導體芯片的柵氧化層都很薄(僅10～100納米)，非常容易被靜電放電而擊穿，針對這類器件的靜電保護電路，通常是在芯片內部集成由正、反向PN結串聯組成的二極管，然后將所述二極管的兩端分別連接于芯片的柵極和源極，當外來靜電放電時，所述二極管快速泄放靜電脈沖的能量從而避免柵氧化層被擊穿。具體的工藝方法中，都需要比較厚的絕緣層(通常采用氧化硅)將溝槽型半導體芯片的元胞區和所述二極管在芯片內部做隔離，而且所述二極管通常都采用多晶硅二極管，即將多晶硅二極管布置在絕緣層表面，正因為如此，在芯片內部，靜電保護電路區域與元胞區在工藝結構上存在較大的臺階高度差，這種臺階高度差增加了后段工藝難度，降低了芯片的集成度。

針對芯片內部集成靜電保護電路所帶來的臺階高度差的問題，本領域人員一直在持續努力改進其工藝結構和工藝方法，在現有的公開技術中，發明專利201610768814.9揭示了一種工藝方法，采用局部氧化工藝在硅表面生長場氧化層然后在場氧化層表面制作多晶硅二極管，本領域人員都能理解，局部氧化工藝生長場氧化層的過程中會消耗掉一部分硅，即場氧化層的底部會低于硅平面，但這種方法制作的場氧化層的頂部仍然顯著高于硅平面，在場氧化層表面生長的多晶硅的頂部更是遠遠高于硅平面，因此這種工藝方法并沒有從根本上解決臺階高度差的問題(而只是略微降低了臺階高度差，以及企圖解決發明人揭露的其它問題)，這種方法的后段工藝難度仍然很大，芯片的集成度仍然很低。

本領域人員都知道，為了使得多晶硅二極管達到快速泄放靜電脈沖能量的作用，需要將多晶硅二極管制作成齊納二極管，比較通俗的做法即PN結的一側為濃摻雜而另一側為淡摻雜，比如濃摻雜的P型多晶硅與淡摻雜的N型多晶硅、或者濃摻雜的N型多晶硅與淡摻雜的P型多晶硅組成PN結，由這樣的PN結組成多晶硅二極管；另一方面，溝槽型半導體芯片的多晶硅柵必然是濃摻雜的多晶硅、其摻雜濃度越大越好(這樣的話柵極寄生電阻越小)，且其摻雜類型與芯片的溝道類型相同，即N溝道半導體芯片的多晶硅柵為濃摻雜的N型多晶硅，P溝道半導體芯片的多晶硅柵為濃摻雜的P型多晶硅。如此，芯片內部至少出現了三種不同摻雜類型(或不同摻雜濃度)的多晶硅。為了實現所述三種不同摻雜類型(或不同摻雜濃度)的多晶硅，最容易想到的方法是采用兩層多晶硅分別制作多晶硅柵和多晶硅二極管，即首先采用第一層多晶硅制作多晶硅柵，然后采用第二層多晶硅制作多晶硅二極管，但是在傳統方法中采用兩層多晶硅分別制作多晶硅柵和多晶硅二極管的做法存在一些技術問題：在采用第一層多晶硅制作多晶硅柵之后，需采用低溫化學氣相淀積(CVD)工藝生長厚度為180～300納米的氧化硅作為隔離層，然后在隔離層上方采用第二層多晶硅制作多晶硅二極管，為使得源區離子注入摻雜順利進行，需在源區光刻之前采用濕法腐蝕工藝去除多晶硅二極管之外的區域的氧化硅，由于低溫化學氣相淀積工藝生長的氧化硅的腐蝕速率遠遠大于熱氧化工藝生長的氧化硅的腐蝕速率，此步濕法腐蝕工藝容易在多晶硅二極管的邊緣一圈形成空洞，導致漏電；另一方面，采用低溫化學氣相淀積工藝生長的氧化硅，其致密性不如熱氧化工藝生長的氧化硅，因此其隔離效果比較差，為提高其隔離效果，需要增加氧化硅的厚度，但這無疑是增加了芯片內部的臺階高度差，后段工藝難度和集成度的問題也就更突出了。