[發明專利]存儲器

有效

• 申請號: 202310355882.2
• 申請日: 2023-04-06
• 公開（公告）號: CN116072195B
• 公開（公告）日: 2023-08-18
• 發明（設計）人: 魯耀華
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C29/00
• 分類號: G11C29/00;G11C29/42;G11C29/44
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 張芳;黃健

1.一種存儲器，其特征在于，包括：

多個主存儲陣列，分別記為第1主存儲陣列，第2主存儲陣列，…，第i主存儲陣列，…，第M主存儲陣列，1＜i＜M，2≤M，且i和M為正整數；

多個冗余陣列，分別記為第1冗余陣列，第2冗余陣列，…，第j冗余陣列，…，第N冗余陣列，所述冗余陣列中的存儲單元用于替換所述主存儲陣列中的故障存儲單元，1＜j＜N，2≤N，且j和N為正整數；

多個寫選擇電路，分別記為第1寫選擇電路，第2寫選擇電路，…，第j寫選擇電路，…，第N寫選擇電路；每個所述寫選擇電路接收M組數據，分別記為第1數據，第2數據，…，第i數據，…，第M數據；其中，所述第j寫選擇電路用于根據第j寫選擇信號，將所述M組數據中的待修復數據輸出至所述第j冗余陣列的數據傳輸路徑或者不輸出數據；

其中，所述寫選擇電路，包括：多個寫選擇子電路，分別記為第1寫選擇子電路，第2寫選擇子電路，…，第k寫選擇子電路，…，第L寫選擇子電路；每個寫選擇信號包括多個寫子信號，分別記為第1寫子信號，第2寫子信號，…，第k寫子信號，…，第L寫子信號，1＜k＜L，2≤L，且k和L為正整數；所述第k寫選擇子電路接收所述M組數據的第k比特數據；所述第k寫選擇子電路，用于根據所述第k寫子信號，將所述M組數據的第k比特數據中的待修復數據輸出至對應的冗余陣列的數據傳輸路徑或者不輸出數據；

所述寫選擇子電路，包括：多個接收電路，分別記為第1接收電路，第2接收電路，…，第i接收電路，…，第M接收電路；每個寫子信號包括多個子選擇信號，分別記為第1子選擇信號，第2子選擇信號，…，第i子選擇信號，…，第M子選擇信號；其中，第k寫選擇子電路的第i接收電路接收所述第i數據的第k比特數據，用于根據所述第i子選擇信號，將所述第i數據的第k比特數據作為所述待修復數據輸出至對應的冗余陣列的數據傳輸路徑或者不輸出數據。

2.根據權利要求1所述的存儲器，其特征在于，所述主存儲陣列和所述冗余陣列均包括P個列，分別記為第1列，第2列，…，第q列，…，第P列；每個所述冗余陣列的第q列用于替換任意一個所述主存儲陣列的第q列，1≤q≤P，且q和P為正整數。

3.根據權利要求1所述的存儲器，其特征在于，所述寫選擇子電路，還包括：

傳輸電路，與所述多個接收電路連接，用于對所述多個接收電路輸出的數據進行或邏輯運算，并將運算得到的結果傳輸至對應的冗余陣列的數據傳輸路徑。

4.根據權利要求1所述的存儲器，其特征在于，所述子選擇信號的信號狀態包括第一電平狀態和第二電平狀態；其中，

第k寫子信號的第i子選擇信號處于第一電平狀態，表征所述待修復數據包括第i數據中的第k比特數據；

第k寫子信號的第i子選擇信號處于第二電平狀態，表征第i數據中的第k比特數據不為待修復數據。

5.根據權利要求4所述的存儲器，其特征在于，所述第一電平狀態為高電平狀態，所述第二電平狀態為低電平狀態。

6.根據權利要求5所述的存儲器，其特征在于，所述接收電路，包括：與門；

所述與門的第一輸入端接收對應的數據，所述與門的第二輸入端接收對應的子選擇信號，所述與門的輸出端與所述傳輸電路連接。

7.根據權利要求3所述的存儲器，其特征在于，所述傳輸電路，包括：多級或運算單元，每級所述或運算單元包括至少一個或門；

第一級或運算單元，用于對所述多個接收電路輸出的數據進行或邏輯運算，得到多個第一運算結果；

除所述第一級或運算單元以外的每級或運算單元，用于對上一級或運算單元輸出的運算結果進行或邏輯運算后輸出，直至最后一級或運算單元輸出最終的運算結果，傳輸至對應的冗余陣列的數據傳輸路徑。