[發明專利]一種感算一體的視覺傳感芯片

在審

• 申請號: 202310336199.4
• 申請日: 2023-03-31
• 公開（公告）號: CN116383131A
• 公開（公告）日: 2023-07-04
• 發明（設計）人: 諸葛飛;王耀科;邵家樂;胡令祥;李宗曉;李波橋
• 申請（專利權）人: 中國科學院寧波材料技術與工程研究所
• 主分類號: G06F15/78
• 分類號: G06F15/78;H04N25/779;G06F17/15
• 代理公司: 杭州天勤知識產權代理有限公司 33224
• 代理人: 劉誠午

1.一種感算一體的視覺傳感芯片，其特征在于，包括：圖像傳感器模塊、卷積核模塊和外圍電路模塊，其中：

所述圖像傳感器模塊用于識別視覺信息，并將所述視覺信息轉化為模擬電信號；

所述外圍電路模塊用于將所述模擬電信號轉化為識別視覺信息的每個像素對應的電壓模擬量；

所述卷積核模塊用于將每個像素對應的電壓模擬量進行卷積運算得到多個電流權重值，將多個電流權重值轉化為多個電壓權重值，從而完成對識別視覺信息的信息篩選。

2.根據權利要求1所述的感算一體的視覺傳感芯片，其特征在于，所述卷積核模塊包括多個非易失性存儲器單元：

其中，將每個像素對應的電壓模擬量輸入對應的非易失性存儲器單元分別得到正權重對應的第一電流和負權重對應的第二電流，將多個非易失性存儲器單元分別輸出的多個第一電流進行加和，將多個非易失性存儲器單元分別輸出的多個第二電流進行加和，將第一電流加和結果與第二電流加結果相減得到對應卷積運算的電流權重值。

3.根據權利要求2所述的感算一體的視覺傳感芯片，其特征在于，所述非易失性存儲器單元由正權重非易失性存儲器子單元和負權重非易失性存儲器子單元組成，將每個像素對應的電壓模擬量分別輸入正權重非易失性存儲器子單元和負權重非易失性存儲器子單元得到第一電流和第二電流。

4.根據權利要求3所述的感算一體的視覺傳感芯片，其特征在于，所述正權重非易失性存儲器子單元包括正權重對應的第一非易失性存儲器和第一開關管，所述第一非易失性存儲器的電導為提前設定或者通過預訓練得到，將每個像素對應的電壓模擬量輸入第一非易失性存儲器得到第一電流，第一開關管處于高電平，使得第一電流能夠與其他第一非易失性存儲器輸出的第一電流加和。

5.根據權利要求3所述的感算一體的視覺傳感芯片，其特征在于，所述負權重非易失性存儲器子單元包括負權重對應的第二非易失性存儲器和第二開關管，所述第二非易失性存儲器的電導為提前設定或者通過預訓練得到，將每個像素對應的電壓模擬量輸入第二非易失性存儲器得到第二電流，第二開關管處于高電平，使得第二電流能夠與其他第二非易失性存儲器輸出的第二電流加和。

6.根據權利要求1所述的感算一體的視覺傳感芯片，其特征在于，所述卷積核模塊為非易失性存儲器陣列，所述非易失性存儲器陣列包括多個非易失性存儲器，所述非易失性存儲器為憶阻器單元、浮柵晶體管單元、磁存儲器單元、相變存儲器單元、鐵電存儲器單元中的一種或多種。

7.根據權利要求1所述的感算一體的視覺傳感芯片，其特征在于，還包括設定電阻，所述設定電阻與非易失性存儲器卷積核模塊相連，基于設定電阻將多個電流權重值轉化為多個電壓權重值。

8.根據權利要求1所述的感算一體的視覺傳感芯片，其特征在于，所述外圍電路模塊包括ADC、FPGA和DAC：

其中，將模擬電信號輸入ADC得到串行電壓數字量，將串行電壓數字量輸入FPGA得到每個像素對應的電壓數字量，將每個像素對應的電壓數字量輸入DAC得到每個像素對應的電壓模擬量。

9.根據權利要求1所述的感算一體的視覺傳感芯片，其特征在于，所述圖像傳感器模塊為CMOS圖像傳感器或電荷耦合器件傳感器。