[發(fā)明專利]輸出脈寬可調(diào)的倍頻電路及芯片有效
| 申請?zhí)枺?/td> | 202310317340.6 | 申請日： | 2023-03-29 |
| 公開（公告）號： | CN116032260B | 公開（公告）日： | 2023-06-13 |
| 發(fā)明（設(shè)計(jì)）人： | 朱雄輝;唐立田;李曄 | 申請（專利權(quán)）人： | 泛升云微電子（蘇州）有限公司 |
| 主分類號： | H03K5/135 | 分類號： | H03K5/135;H03K5/05 |
| 代理公司： | 蘇州三英知識產(chǎn)權(quán)代理有限公司 32412 | 代理人： | 席勇 |
| 地址： | 215300 江蘇省蘇州市昆山市*** | 國省代碼： | 江蘇;32 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 輸出 可調(diào) 倍頻 電路 芯片 | ||
1.一種輸出脈寬可調(diào)的倍頻電路，其特征在于，包括：
緩沖器，所述緩沖器的輸入端用于接收輸入信號，所述緩沖器的第一輸出端和第二輸出端用于輸出一組差分時鐘信號；
延時可調(diào)分頻單元，所述延時可調(diào)分頻單元的輸入端用于接收倍頻電路輸出的倍頻信號，所述延時可調(diào)分頻單元的第一輸出端和第二輸出端用于輸出另一組差分時鐘信號，所述延時可調(diào)分頻單元能夠?qū)山M差分時鐘信號之間的延時時間進(jìn)行調(diào)節(jié)，所述延時可調(diào)分頻單元包括可調(diào)延時緩沖器和分頻器，所述可調(diào)延時緩沖器的輸入端用于接收倍頻信號，所述可調(diào)延時緩沖器的輸出端用于輸出延時信號，所述分頻器的輸入端用于接收延時信號，所述分頻器的輸出端用于輸出一組對應(yīng)的差分時鐘信號；
邏輯電路，所述邏輯電路的輸入端用于接收兩組差分時鐘信號，所述邏輯電路的輸出端基于對兩組差分時鐘信號的邏輯運(yùn)算而輸出倍頻信號。
2.如權(quán)利要求1所述的輸出脈寬可調(diào)的倍頻電路，其特征在于，所述邏輯電路包括第一與非門、第二與非門和第三與非門，所述第一與非門的第一輸入端和第二輸入端分別用于接收一組差分時鐘信號中的一個單端時鐘信號和另一組差分時鐘信號中的一個單端時鐘信號，所述第二與非門的第一輸入端和第二輸入端分別用于接收一組差分時鐘信號中的另一個單端時鐘信號和另一組差分時鐘信號中的另一個單端時鐘信號，所述第三與非門的第一輸入端和第二輸入端分別與第一與非門的輸出端和第二與非門的輸出端相連，所述第三與非門的輸出端用于輸出倍頻信號。
3.如權(quán)利要求1所述的輸出脈寬可調(diào)的倍頻電路，其特征在于，所述可調(diào)延時緩沖器包括多級級聯(lián)反相器。
4.如權(quán)利要求1所述的輸出脈寬可調(diào)的倍頻電路，其特征在于，所述分頻器為除二分頻器。
5.一種芯片，其特征在于，包括如權(quán)利要求1~4任一項(xiàng)所述的輸出脈寬可調(diào)的倍頻電路。
6.一種芯片，其特征在于，包括依次相連的占空比校準(zhǔn)電路、如權(quán)利要求1~4任一項(xiàng)所述的輸出脈寬可調(diào)的倍頻電路以及鎖相環(huán)。
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