[發明專利]一種單比特存內計算裝置

在審

• 申請號: 202310285114.4
• 申請日: 2023-03-22
• 公開（公告）號: CN116312690A
• 公開（公告）日: 2023-06-23
• 發明（設計）人: 喬樹山;黃茂森;游恒;尚德龍;周玉梅
• 申請（專利權）人: 中科南京智能技術研究院
• 主分類號: G11C11/413
• 分類號: G11C11/413;G06F7/501;G06F7/523
• 代理公司: 北京高沃律師事務所 11569
• 代理人: 趙興華

本發明涉及一種單比特存內計算裝置。該裝置中第一陣列模塊和第二陣列模塊均包括：4個SRAM存儲單元陣列、4個ADC模塊及1個加法器模塊；SRAM存儲單元陣列為64行乘以32列；每個SRAM存儲單元陣列與一個ADC模塊連接；ADC模塊將對應的SRAM存儲單元陣列中每列64行的計算結果進行量化；4個ADC模塊均與加法器模塊連接；加法器模塊將4個ADC模塊的量化結果進行加和；字線WLL_L和字線WLR_L驅動第一陣列模塊的每一列SRAM存儲單元陣列；字線WLL_R和字線WLR_R驅動第二陣列模塊的每一列SRAM存儲單元陣列。本發明能夠提高單比特存內計算讀出精度。

技術領域

本發明涉及存內計算領域，特別是涉及一種單比特存內計算裝置。

背景技術

深度卷積神經網絡(DCNNs)繼續證明了推理精度的提高，深度學習正在向邊緣計算轉移。這一發展推動了低資源機器學習算法及其加速硬件的工作。DCNNs中最常見的運算是乘法和累加(MAC)，它控制著功率和延遲。MAC操作具有很高的規則性和并行性，因此非常適合硬件加速。然而，內存訪問量嚴重限制了傳統數字加速器的能源效率。因此，存內計算(CIM)對DCNN加速越來越有吸引力。

目前存內計算的設計中，按存儲介質來劃分可分為基于SRAM的設計和基于新型非易失性存儲器的設計。基于SRAM的設計技術成熟，但也存在一定問題。在外部輸入進來驅動字線時，如果字線上掛載存儲單元的列數過多，則會引起信號在長距離傳輸過程中脈沖寬度的衰減。在存內計算陣列里，計算的過程中需要字線信號有固定寬度的脈沖，若發生脈沖寬度的衰減則會導致不同列計算結果的不一致。

為了完成大吞吐量的計算，現有存內計算陣列的大小基本在256行乘以64列，在列計算的讀取中，需要完成每列256個輸入與256個權重的乘加，最后的結果難以量化的很細致，需要降低一定的輸出結果精度。

因此，亟需提供一種能夠提高單比特存內計算讀出精度的單比特存內計算裝置。

發明內容

本發明的目的是提供一種新的單比特存內計算裝置，能夠提高單比特存內計算讀出精度。

為實現上述目的，本發明提供了如下方案：

一種單比特存內計算裝置，包括：第一陣列模塊、譯碼及輸入驅動模塊以及第二陣列模塊；

所述第一陣列模塊和所述第二陣列模塊均包括：4個SRAM存儲單元陣列、4個模擬數字轉換器ADC模塊以及1個加法器模塊；所述SRAM存儲單元陣列為64行乘以32列；

每個所述SRAM存儲單元陣列與對應的所述模擬數字轉換器ADC模塊連接；所述模擬數字轉換器ADC模塊用于將對應的所述SRAM存儲單元陣列中每列64行的計算結果進行量化，確定量化結果；

4個所述模擬數字轉換器ADC模塊均與所述加法器模塊連接；所述加法器模塊用于將4個所述模擬數字轉換器ADC模塊的量化結果進行加和；

所述譯碼及輸入驅動模塊包括：字線WLL_L、字線WLR_L、字線WLL_R以及字線WLR_R；所述字線WLL_L和所述字線WLR_L用于驅動所述第一陣列模塊的每一列SRAM存儲單元陣列；所述字線WLL_R和所述字線WLR_R用于驅動所述第二陣列模塊的每一列SRAM存儲單元陣列。

可選地，所述量化結果的位數為4位。

可選地，所述加法器模塊的加和結果的位數為6位。

可選地，所述加法器模塊的加和結果的個數為32個。

可選地，所述字線WLL_L和字線WLR_L不同時工作；所述字線WLL_R和字線WLR_R不同時工作。

可選地，所述SRAM存儲單元陣列包括：64×32個6TSRAM存儲單元。

根據本發明提供的具體實施例，本發明公開了以下技術效果：