[發明專利]一種多處理器總線通訊系統與通訊方法及衛星器載計算機

在審

• 申請號: 202310259834.3
• 申請日: 2023-03-16
• 公開（公告）號: CN116340219A
• 公開（公告）日: 2023-06-27
• 發明（設計）人: 李婷;沈欣;何小青;佘星星;宛霽;劉曦
• 申請（專利權）人: 西安微電子技術研究所
• 主分類號: G06F13/376
• 分類號: G06F13/376;G06F13/40
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 錢宇婧

本發明公開一種多處理器總線通訊系統與通訊方法及衛星器載計算機，該通訊系統包括若干處理器以及FPGA模塊；FPGA模塊包括總線仲裁模塊、雙機FIFO模塊、處理器接口控制模塊以及功能模塊；若干處理器與總線仲裁模塊通訊連接；雙機FIFO模塊與所述總線仲裁模塊通訊連接，雙機FIFO模塊用于存儲當前當班處理器當班時的操作數據，并將存儲的數據交換給下一當班處理器；處理器接口控制模塊的信號輸入端與總線仲裁模塊通訊連接，處理器接口控制模塊的信號輸出端與若干功能模塊通訊連接。總線仲裁模塊實時監控任一處理器的狀態，切換當班處理器總線給FPGA，雙機FIFO模塊實現不同當班處理器之間操作數據的存儲和交換，實現多個處理器與單個FPGA的通信需求。

技術領域

本發明屬于通信和數字信號處理領域，涉及一種多處理器總線通訊系統與通訊方法及衛星器載計算機。

背景技術

嵌入式計算機是宇航電子系統的核心，為了適應惡劣的空間運行環境，高可靠性是對系統最重要的要求之一。因此宇航型號嵌入式計算機多采用雙機冗余冷備的設計來應對復雜惡劣的空間輻射環境。而隨著宇航電子系統復雜度越來越高，宇航型號嵌入式計算機中多采用處理器與FPGA結合的架構實現復雜的功能。但是在進行冗余設計時，處理器與FPGA均會進行冗余，這種設計增加了設計成本和系統的功耗，不利于產品的小型化發展。而FPGA本身具有抗輻照措施，因此在進行冗余設計時，可將處理器進行冗余，而FPGA進行單機常加電設計。這樣可以在保證系統可靠性的同時，降低成本，減小功耗，有利于計算機的小型化設計。但是當兩個處理器同時對單FPGA進行讀寫操作時，會出現總線沖突，導致通信的失敗。為了適應單FPGA與多處理器的通信，需要一種基于FPGA的多處理器總線切換方法和系統。

發明內容

針對現有技術中存在的問題，本發明提供一種多處理器總線通訊系統與通訊方法及衛星器載計算機，從而有效解決了多處理器訪問單FPGA沖突的技術問題。

本發明是通過以下技術方案來實現：

一種多處理器總線通訊系統，包括若干處理器以及FPGA模塊；

所述FPGA模塊包括總線仲裁模塊、雙機FIFO模塊、處理器接口控制模塊以及功能模塊；

所述若干處理器與所述總線仲裁模塊通訊連接；

所述雙機FIFO模塊與所述總線仲裁模塊通訊連接，所述雙機FIFO模塊用于存儲當前當班處理器當班時的操作數據，并將所述存儲的數據交換給下一當班處理器；

所述處理器接口控制模塊的信號輸入端與總線仲裁模塊通訊連接，所述處理器接口控制模塊的信號輸出端與若干功能模塊通訊連接。

優選的，所述通訊系統包括若干個功能模塊，所述若干個功能模塊的信號輸入端均與處理器接口控制模塊的信號輸出端連接設置。

一種衛星器載計算機，包括上述的基于FPGA的多處理器總線通訊系統。

上述的多處理器總線通訊系統的通訊方法，優選的，當總線仲裁模塊檢測到任一處理器為當班處理器后，所述總線仲裁模塊將所述當班處理器的總線切換到處理器接口控制模塊，所述功能模塊接收所述當班處理器的指令；且在總線仲裁模塊的檢測結果改變之前，所述功能模塊按照當前指令慣性執行程序。

優選的，所述FPGA模塊為單機常加電模式。

優選的，當總線仲裁模塊檢測到任一處理器均不當班后，則當前內部總線按照上一次仲裁結果判定當前當班總線，所述功能模塊按照之前設置慣性執行程序。

優選的，所述總線仲裁模塊對于當前當班處理器的仲裁過程中，按照優先級監控任一處理器的上電狀態，并動態切換總線使用權。

優選的，所述若干處理器通過上電狀態和狀態信號總線與總線仲裁模塊進行通訊。