[發明專利]一種減少高速PCB產品插損的方法在審
| 申請號： | 202310256512.3 | 申請日： | 2023-03-16 |
| 公開（公告）號： | CN116321741A | 公開（公告）日： | 2023-06-23 |
| 發明（設計）人： | 吳鵬;徐琛 | 申請（專利權）人： | 圓周率半導體（南通）有限公司 |
| 主分類號： | H05K3/00 | 分類號： | H05K3/00 |
| 代理公司： | 佛山市明高知識產權代理事務所(普通合伙) 44701 | 代理人： | 曾金帆 |
| 地址： | 226399 江*** | 國省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 減少 高速 pcb 產品 方法 | ||
【權利要求書】：
1.一種減少高速PCB產品插損的方法，其特征在于：包括以下步驟，
步驟一，設定參數T，T是信號需要的板在疊構里的位置百分比，即T是離TOP層或Bottom層的位置占總層數的百分比，
步驟二，設定參數Q，Q是信號層位置的權重，且其分為20％、15％、10％、5％幾檔，且信號層距離TOP層或Bottom層越近時，權重越大，
步驟三，將信號插損標記為Sn，則有
SN＝T1×Q1+T2×Q2+……+Tn×Qn。
2.根據權利要求1所述的一種減少高速PCB產品插損的方法，其特征在于：當疊構的總層數為100層時，第5層對應T值為5％，，在L15層的T就是15％，在L75層的T就是25％，L5，L15，L75的信號層的插損為S1，在其他信號層的插損分別為S2，S3，S4……。
3.根據權利要求1所述的一種減少高速PCB產品插損的方法，其特征在于：當疊構的總層數為100層時，將1-12層和88-100層設定權重為20％，13-25層和76-87層設定權重為15％，26-37層和63-75層設定權重為10％，38-50層和51-62層設定權重為5％。
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