[發(fā)明專利]高速高密度鐵電存儲(chǔ)器及其制備方法和應(yīng)用

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• 申請(qǐng)?zhí)枺?/td>: 202310242062.2
• 申請(qǐng)日: 2023-03-14
• 公開（公告）號(hào): CN116133437A
• 公開（公告）日: 2023-05-16
• 發(fā)明（設(shè)計(jì)）人: 黃芊芊;符芷源;黃如
• 申請(qǐng)（專利權(quán)）人: 北京超弦存儲(chǔ)器研究院;北京大學(xué)
• 主分類號(hào): H10B53/30
• 分類號(hào): H10B53/30;H10B53/10;H10N97/00;G11C11/22
• 代理公司: 北京萬象新悅知識(shí)產(chǎn)權(quán)代理有限公司 11360
• 代理人: 賈曉玲

本發(fā)明公開了一種高速高密度鐵電存儲(chǔ)器及其制備方法和應(yīng)用，屬于半導(dǎo)體存儲(chǔ)器領(lǐng)域。該存儲(chǔ)器由多個(gè)存儲(chǔ)單元排成陣列，且存儲(chǔ)單元陣列兩側(cè)由實(shí)質(zhì)上正交的字線和位線相連，本發(fā)明的存儲(chǔ)單元采用頂電極、變?nèi)萁橘|(zhì)層、中間金屬層、鐵電介質(zhì)層和底電極疊加結(jié)構(gòu)，在電學(xué)上等同于一個(gè)鐵電電容與一個(gè)變?nèi)葸x擇器串聯(lián)，通過調(diào)控存儲(chǔ)單元分壓關(guān)系來降低未選中單元中鐵電電容的分壓，使其擾動(dòng)降低；并且利用電容串聯(lián)降低了存儲(chǔ)單元的RC延遲，提升存儲(chǔ)器訪問速度。因此，本發(fā)明在沒有增加額外面積開銷的情況下降低了未選中單元的擾動(dòng)，提升了存儲(chǔ)器的存儲(chǔ)窗口，并降低了存儲(chǔ)器的誤碼率，提升了存儲(chǔ)器訪問速度。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體存儲(chǔ)器領(lǐng)域，特別涉及一種高速高密度鐵電存儲(chǔ)器。

背景技術(shù)

隨著電子信息技術(shù)的不斷推進(jìn)，對(duì)低功耗、大容量的存儲(chǔ)器需求不斷上升。傳統(tǒng)閃存存儲(chǔ)器(Flash)利用電荷存儲(chǔ)原理，采用熱電子注入與FN隧穿的擦寫方式，帶來較大的功耗和較長的擦寫時(shí)間；而傳統(tǒng)動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)則由于晶體管漏電，導(dǎo)致存儲(chǔ)器保持時(shí)間較短，需要高頻刷新，帶來較大的動(dòng)態(tài)功耗。如今，隨著智能物聯(lián)網(wǎng)，人工智能與大數(shù)據(jù)的不斷發(fā)展，這些問題將變得愈發(fā)嚴(yán)重。

鐵電介質(zhì)材料由于其存在非對(duì)稱晶格結(jié)構(gòu)，材料整體表現(xiàn)為具有可以由電場(chǎng)控制的自發(fā)極化電荷，且極化翻轉(zhuǎn)速度取決于晶格弛豫時(shí)間，因此基于鐵電材料設(shè)計(jì)的存儲(chǔ)器具有低功耗與高速的優(yōu)勢(shì)。然而基于鈣鈦礦結(jié)構(gòu)的傳統(tǒng)鐵電材料(例如PZT、BTO等)由于組分復(fù)雜，CMOS工藝兼容性低；且尺寸效應(yīng)明顯，無法在先進(jìn)工藝節(jié)點(diǎn)中集成，導(dǎo)致基于傳統(tǒng)鐵電材料的存儲(chǔ)器只在某些特殊的邊緣應(yīng)用中發(fā)揮作用。

近年來，研究者發(fā)現(xiàn)CMOS兼容的氧化鉿(HfO₂)薄膜在特定的摻雜、應(yīng)力與退火條件下可以誘導(dǎo)出鐵電性，一舉打破了鐵電材料器件難以集成與微縮性差的桎梏。在不同種類的氧化鉿基鐵電存儲(chǔ)器中，基于鐵電電容的交叉點(diǎn)陣存儲(chǔ)器具有較高的存儲(chǔ)密度，可以實(shí)現(xiàn)數(shù)據(jù)的高速讀寫，且具有良好的保持性與較低的功耗，有望成為傳統(tǒng)DRAM的替代品。然而隨著進(jìn)一步的研究發(fā)現(xiàn)，HfO₂基鐵電材料具有多晶多疇的特性，且其鐵電疇的矯頑場(chǎng)分布較寬，導(dǎo)致在陣列中對(duì)選中單元進(jìn)行寫入與讀出操作時(shí)，未選中單元受到的擾動(dòng)十分明顯，容易造成嚴(yán)重的比特翻轉(zhuǎn)問題。在現(xiàn)有技術(shù)中，將阻變器件與鐵電晶體管的柵極串聯(lián)，利用阻變器件不同電壓下的電阻不同，增大未選中單元柵端的RC延遲從而降低等效柵極擾動(dòng)電壓；但這種針對(duì)鐵電晶體管的抗擾動(dòng)方案并未充分考慮半導(dǎo)體電容不同電壓下會(huì)發(fā)生改變的特點(diǎn)，而且將阻變器件串聯(lián)的方式也會(huì)增大選中單元的RC延遲，降低存儲(chǔ)器的訪問速度。因此，實(shí)現(xiàn)高速低擾動(dòng)的鐵電交叉點(diǎn)陣存儲(chǔ)器成為一個(gè)亟待解決的問題。

發(fā)明內(nèi)容

本發(fā)明的目的在于提出一種高速高密度鐵電存儲(chǔ)器，具有更低的誤碼率，且該存儲(chǔ)器具有更大的存儲(chǔ)窗口。

本發(fā)明具體的技術(shù)方案如下：

一種基于交叉點(diǎn)陣結(jié)構(gòu)的鐵電電容存儲(chǔ)器，其特征在于，該存儲(chǔ)器由多個(gè)存儲(chǔ)單元排成陣列，且存儲(chǔ)單元陣列兩側(cè)由實(shí)質(zhì)上正交的字線和位線相連；所述存儲(chǔ)單元為多層材料堆疊而成，從上到下依次為頂電極、變?nèi)萁橘|(zhì)層、中間金屬層、鐵電介質(zhì)層和底電極，通過對(duì)字/位線同時(shí)施加正/負(fù)半選電壓，同時(shí)連接該字/位線的存儲(chǔ)單元可以完成讀寫操作。

本發(fā)明存儲(chǔ)單元的結(jié)構(gòu)采用頂電極、變?nèi)萁橘|(zhì)層、中間金屬層、鐵電介質(zhì)層和底電極，在電學(xué)上等同于一個(gè)鐵電電容與一個(gè)變?nèi)葸x擇器串聯(lián)；當(dāng)施加在存儲(chǔ)單元上的電壓未超過一定限度時(shí)，該變?nèi)葸x擇器處于低電容態(tài)，當(dāng)電壓夠高，金屬原子發(fā)生遷移并且在變?nèi)萁橘|(zhì)層中構(gòu)成金屬細(xì)絲，降低極板等效間距，可以大幅度提高變?nèi)葸x擇器的電容值；所述鐵電介質(zhì)層具有可被外加電壓翻轉(zhuǎn)的自發(fā)極化強(qiáng)度，可實(shí)現(xiàn)數(shù)據(jù)的非易失存儲(chǔ)。