[發明專利]數字時鐘頻率跟蹤器、高速串行接口芯片

在審

• 申請號: 202310199151.3
• 申請日: 2023-03-03
• 公開（公告）號: CN116527038A
• 公開（公告）日: 2023-08-01
• 發明（設計）人: 馮飛;王浩南
• 申請（專利權）人: 集益威半導體（上海）有限公司
• 主分類號: H03L7/085
• 分類號: H03L7/085;H03L7/093;H03L7/18;G06F13/42
• 代理公司: 上海一平知識產權代理有限公司 31266
• 代理人: 吳珊;成春榮

本申請涉及集成電路技術領域，公開了一種數字時鐘頻率跟蹤器、高速串行接口芯片。該跟蹤器包括：計數鑒頻器，用于獲取接收端時鐘?數據恢復電路恢復的經分頻后的恢復時鐘信號和發送端鎖相環產生的經分頻后的本地時鐘信號，設置相應目標值，在本地時鐘信號的計數值達到目標值后對恢復時鐘信號的計數值進行采樣，并得到頻率偏移信息；鑒相器，用于根據恢復時鐘信號和本地時鐘信號的分頻比設置分頻系數，使用本地時鐘信號根據分頻系數對恢復時鐘信號進行過采樣，并得到相位信息；數字低通濾波器，用于根據頻率偏移信息和相位信息及各自的增益獲得頻率控制字。本發明高性能、低功耗的實現發送端串行數據發送的頻率追蹤接收端數據接收的頻率的方案。

技術領域

本申請涉及集成電路技術領域，特別涉及一種數字時鐘頻率跟蹤器、高速串行接口芯片。

背景技術

本部分旨在為權利要求書中陳述的本申請的實施方式提供背景或上下文。此處的描述不因為包括在本部分中就承認是已被公開的現有技術。

應用于重定時器的高速串行接口芯片的功能是將接收端接收到的信號進行加強，之后再通過另一側的發送端將加強過的信號發送給下一級設備。由于本地的接收端/發送端與外設之間使用的是不同的晶體振蕩器產生的參考時鐘作為時鐘源，因此本地接收端/發送端需要在使用鎖相環產生高速時鐘的基礎上采用額外的時鐘頻率跟蹤方案，以保證接收/發送數據的高速時鐘頻率與對端外設保持一致，從而實現數據的正確接收、加強與發送。在高速串行接口芯片的接收側，一般采用CDR(時鐘數據恢復)技術，直接將接收到的串行信號中的時鐘信息恢復出來，作為本地接收數據的高速時鐘。由于發送端側也需要使用同樣頻率的時鐘進行串行數據發送，因此需要將這一高速時鐘從接收端傳遞到發送端，用來進行串行數據的發送。在高速串行接口芯片中，傳遞這一高速時鐘需要消耗很大的功耗，并且性能很容易受到串擾、噪聲等因素的影響。目前采用以下兩種方案進行傳遞：

1.直接將接收端時鐘-數據恢復電路從接收到的數據中恢復出的高速時鐘傳遞到發送端，進行高速串行數據的發送。此方案需要傳遞一個高速的時鐘信號，并且隨著芯片數據傳輸速率的提高，這一時鐘信號的頻率也隨之不斷提高，因此在傳輸速率越高的應用中越難以實現。由于接收端與發送端在芯片中的物理位置可能距離較遠，傳輸這一高速時鐘信號需要多級緩沖器，以保證時鐘傳輸的質量，這就意味著需要消耗很高的功耗。此外，為了保證高速時鐘傳輸的性能，時鐘走線通道需要經過良好的設計與隔離屏蔽，這也增加了設計難度和時鐘通道的面積消耗。

2.將接收端時鐘-數據恢復電路從接收到的數據中恢復出的高速時鐘進行分頻，之后傳遞到發送端；發送端的鎖相環將此時鐘作為參考時鐘進行鎖定，發送端使用鎖相環鎖定后的輸出時鐘作為數據發送的高速時鐘。此方案降低了從接收端傳輸到發送端的恢復時鐘的頻率，因此在一定程度上可以減少時鐘傳輸所消耗的功耗，但由于傳遞給發送端的時鐘是作為鎖相環的參考時鐘使用的，因此時鐘傳輸的質量依然是決定發送端數據發送性能的關鍵因素，時鐘傳輸通道的設計難度仍然很大。

本發明提出了一種高性能、低功耗的實現發送端串行數據發送的頻率追蹤接收端數據接收的頻率的方案。

發明內容

本申請的目的在于提供一種數字時鐘頻率跟蹤器，大大降低了時鐘傳輸的設計難度，并且可以通過在數字電路中實現的低通濾波器來抑制恢復時鐘中的高頻噪聲，從而提高發送端性能。

本申請公開了一種數字時鐘頻率跟蹤器，包括：

計數鑒頻器，用于獲取接收端中的時鐘-數據恢復電路所恢復的時鐘信號經分頻后的恢復時鐘信號和發送端中的鎖相環產生的時鐘信號經分頻后的本地時鐘信號，根據所述恢復時鐘信號和本地時鐘信號的分頻比設置相應的目標值，在所述本地時鐘信號的計數值達到目標值后對所述恢復時鐘信號的計數值進行采樣，并根據所述恢復時鐘信號的計數值與所述本地時鐘信號的計數值的比較得到頻率偏移信息；