[發明專利]集成電路和形成集成電路的方法

在審

• 申請號: 202310185373.X
• 申請日: 2023-03-01
• 公開（公告）號: CN116435305A
• 公開（公告）日: 2023-07-14
• 發明（設計）人: 林孟佑;王薏涵;鄭存甫;王振印;廖翊博;廖思雅
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238;B82Y10/00
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種集成電路，包括：

第一晶體管，所述第一晶體管包括：

第一半導體納米結構，對應于所述第一晶體管的溝道區域；以及

第一柵極金屬，圍繞所述第一半導體納米結構；

第二晶體管，所述第二晶體管包括：

第二半導體納米結構，位于所述第一半導體納米結構之上并且對應于所述第二晶體管的溝道區域；以及

第二柵極金屬，圍繞所述第二半導體納米結構；

介電層，位于所述第一半導體納米結構和所述第二半導體納米結構之間，其中，所述第一柵極金屬在低于所述介電層的頂表面的高度處接觸所述第二柵極金屬。

2.根據權利要求1所述的集成電路，包括位于所述第一半導體納米結構和所述第二半導體納米結構之間的隔離結構，并且所述隔離結構包括：

所述介電層；

第一半導體層，位于所述介電層之上并且與所述介電層接觸；以及

第二半導體層，位于所述介電層之下并且與所述介電層接觸。

3.根據權利要求2所述的集成電路，其中，所述第一半導體層和所述第二半導體層各自所具有的垂直厚度小于所述第一半導體納米結構的垂直厚度。

4.根據權利要求2所述的集成電路，包括布置在所述第一半導體納米結構、所述第二半導體納米結構和所述隔離結構上的柵極介電層。

5.根據權利要求1所述的集成電路，其中，所述介電層所具有的垂直厚度大于所述第一半導體納米結構的垂直厚度。

6.根據權利要求1所述的集成電路，其中，所述介電層具有凹陷的側壁。

7.根據權利要求1所述的集成電路，其中，所述介電層包括：

第一介電子層；

第二介電子層，位于所述第一介電子層上并且具有與所述第一介電子層不同的材料；以及

第三介電子層，位于所述第二介電子層上并且具有與所述第一介電子層相同的材料。

8.根據權利要求1所述的集成電路，其中，所述第一柵極金屬和所述第二柵極金屬的接觸高度高于所述介電層的底表面。

9.一種形成集成電路的方法，包括：

形成對應于第一晶體管的溝道區域的第一半導體納米結構；

在所述第一半導體納米結構之上形成第一犧牲半導體納米結構；

在所述第一犧牲半導體納米結構之上形成第二半導體納米結構，并且所述第二半導體納米結構對應于第二晶體管的溝道區域；

用介電層替換所述第一犧牲半導體納米結構；

形成圍繞所述第一半導體納米結構的第一柵極金屬；以及

形成圍繞所述第二半導體納米結構的第二柵極金屬，并且所述第二柵極金屬從所述介電層橫向的位置處接觸所述第一柵極金屬。

10.一種集成電路，包括：

互補場效應晶體管，所述互補場效應晶體管包括：

第一晶體管，具有對應于所述第一晶體管的溝道區域的第一半導體納米結構；

第二晶體管，具有位于所述第一半導體納米結構之上并且對應于所述第二晶體管的溝道區域的第二半導體納米結構；以及

隔離結構，包括位于所述第一半導體納米結構和所述第二半導體納米結構之間的介電層。