[發明專利]溝槽柵極MOS晶體管和屏蔽柵極MOS晶體管自動對準制造方法

在審

• 申請號: 202310138108.6
• 申請日: 2023-02-20
• 公開（公告）號: CN116631869A
• 公開（公告）日: 2023-08-22
• 發明（設計）人: V·埃涅亞;阮文征
• 申請（專利權）人: 意法半導體股份有限公司;意法半導體有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/423
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 李春輝

本公開涉及溝槽柵極MOS晶體管和屏蔽柵極MOS晶體管自動對準制造方法。一種垂直導電溝槽柵極類型的MOS晶體管包括與溝槽柵極的柵極氧化物的從半導體襯底突出的部分相鄰的第一間隔物和第二間隔物，第一間隔物和第二間隔物關于對稱軸彼此鏡像；通過使用間隔物作為注入掩模在本體區域內注入摻雜劑物種，來形成富集P+區域。對稱間隔物的形成使得可以形成與柵極電極自動對準的源極、本體和本體富集區域，從而克服其中借助于光刻技術形成這樣的區域(具有隨之而來的不對稱性風險)的已知類型的MOS晶體管的限制。

技術領域

本公開涉及用于制造金屬氧化物半導體(MOS)晶體管的方法，以及對應的MOS晶體管。

背景技術

隨著功率金屬氧化物半導體場效應(MOSFET)技術的進步，單元節距被減小，以相應地減小整體裸片尺寸，以實現更好的Rsil(Rsil是由硅貢獻的設備的導通狀態電阻，并且按面積歸一化，測量為mΩ·mm²)。

制作具有減小的單元節距的設備可以是具有挑戰性的，特別是當它受到光刻工具能力限制時。在沒有良好的對準控制的情況下，在非鉗位電感性開關(UIS)條件下的電參數和設備性能、以及設備接通的閾值電壓(Vth)可能受到損害。

因此，自對準接觸方法(不需要嚴格的光刻對準控制)可以在電池節距減小的情況下進一步提高UIS性能。

UIS劣化可以由源極/本體結下方的非均勻或(關于有源單元中心)不對稱本體阱富集引起。事實上，這種情況可以導致在設備關閉期間的電流分布問題，最終導致UIS故障。在使用本體區域的低摻雜以實現邏輯電平Vth的情況下，這種劣化可以被放大。

提高UIS能力的已知解決方案需要通過源極接觸執行注入步驟來增加本體阱摻雜。此外，在專用的擴散步驟(在接觸形成之前)的情況下，使用專用的富集掩模和隨后的注入步驟，以進一步增加本體阱摻雜。

由于所需的復雜工藝流程，已知的自對準方法不容易集成在溝槽功率MOSFET設備中。事實上，已知的解決方案受到關于有源單元中心的掩模對準(對于制造接觸或富集兩者)限制。如以上所討論的，掩模在有源單元內產生不對稱的摻雜分布，這導致降低UIS性能的不平衡的電流流動，UIS性能可能在使用低摻雜本體以實現邏輯電平Vth的情況下惡化。

此外，利用已知的技術，單元節距不能進一步且容易地減小。必須使用諸如掃描器的高級光刻工具，從而增加了成本和制造復雜性。

發明內容

本公開涉及用于制造MOS晶體管的方法，以及對應的MOS晶體管，以克服已知技術的缺點。

本公開涉及一種用于制造MOS晶體管的方法，該方法包括：在半導體本體中形成溝槽，該溝槽具有彼此相對的第一側和第二側；通過在溝槽內形成第一氧化物區域、導電柵極區域以及在導電柵極區域上的第二氧化物區域，來填充溝槽，導電柵極區域通過所述第一氧化物區域與半導體本體電隔離；去除半導體本體的與溝槽的第一側和第二側相鄰的部分；形成具有第二類型的導電性的第一本體區域和第二本體區域，第一本體區域和第二本體區域與溝槽的相應的第一側和第二側相鄰；以及在相應的第一本體區域和第二本體區域中形成具有第一類型的導電性的第一源極區域和第二源極區域。

該方法包括：形成與第一氧化物區域和第二氧化物區域相鄰且在第一源極區域和第二源極區域上的第一間隔物和第二間隔物；使用所述第一間隔物作為蝕刻掩模在半導體本體中形成延伸穿過所述第一源極區域和所述第一本體區域的第一凹槽；使用所述第二間隔物作為蝕刻掩模在半導體本體中形成延伸穿過所述第二源極區域和所述第二本體區域的第二凹槽；形成與相應的第一本體區域和第二本體區域電接觸的第一富集區域和第二富集區域，包括使用所述第一間隔物和第二間隔物作為注入掩模在第一凹槽和第二凹槽中注入第二類型的導電性的摻雜劑物種；以及在第一凹槽和第二凹槽中形成金屬接觸層，以電接觸第一源極區域和第二源極區域。

附圖說明