[發明專利]半導體結構及淺溝槽隔離結構制備方法

在審

• 申請號: 202310089273.7
• 申請日: 2023-01-29
• 公開（公告）號: CN115954320A
• 公開（公告）日: 2023-04-11
• 發明（設計）人: 谷東光;卿晨;李留洋
• 申請（專利權）人: 上海積塔半導體有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 孫佳胤

本申請提供了一種半導體結構及淺溝槽隔離結構制備方法。所述淺溝槽隔離結構制備方法包括：提供一襯底；于所述襯底上形成硬掩膜層，所述硬掩膜層包括依次層疊的第一刻蝕阻擋層、犧牲層及第二刻蝕阻擋層；圖形化所述硬掩膜層，并以圖形化后的硬掩膜層為掩膜版刻蝕所述襯底，以形成多個間隔排布的溝槽；去除剩余的所述犧牲層；沉積隔離材料并平坦化，以在每一所述溝槽內形成一個淺溝槽隔離結構，多個所述淺溝槽隔離結構之間的臺階高度差均勻。上述技術方案，通過在第一刻蝕阻擋層及第二刻蝕阻擋層之間設置犧牲層，避免了所述第一刻蝕阻擋層在溝槽刻蝕的過程中被消耗，使得形成的多個所述淺溝槽隔離結構之間的臺階高度差均勻，提高了產品的良率。

技術領域

本申請涉及半導體制造領域，尤其涉及一種半導體結構及淺溝槽隔離結構制備方法。

背景技術

隨著大規模集成電路集成度不斷提高，0.18um及以下的元器件有源區之間的隔離槽大多數采用淺溝槽隔離(Shallow?trench?isolation，簡寫為STI)技術來制作。通常以抗反射(Darc)層和氮化硅(SiN)層作為硬掩膜層對溝槽進行刻蝕。其中氮化硅層不僅作為溝槽刻蝕的掩膜層，同時也作為化學機械拋光(Chemical?Mechanical?Polishing，簡寫為CMP)的停止層。

但是，單以氮化硅作為CMP的停止層會存在在溝槽刻蝕過程中使氮化硅被消耗一部分。圖7是現有技術中淺溝槽結構的示意圖。如圖7所示，由于在溝槽刻蝕過程中氮化硅層71被消耗了一部分，從而導致晶圓刻蝕率的差異直接影響氮化硅層71的均勻度，如圖7中(a)部分所示；而氮化硅層71的均勻度差直接導致CMP工藝臺階高度(Step?Height)均勻度變差，如圖7中(b)部分所示；從而影響后續多晶硅(Poly)刻蝕，導致形成的多個淺溝槽結構72之間具有高度差，如圖7中(c)部分所示，進一步影響產品電性。

因此，提供一種改善淺溝槽隔離臺階高度差均勻度的方法，以避免影響后續多晶硅刻蝕和產品電性是亟需解決的技術問題。

發明內容

本申請所要解決的技術問題是提供一種半導體結構及淺溝槽隔離結構制備方法，以改善半導體結構中淺溝槽隔離臺階高度差的均勻度，從而避免影響后續多晶硅刻蝕和產品電性。

為了解決上述問題，本申請提供了一種淺溝槽隔離結構制備方法，所述方法包括：提供一襯底；于所述襯底上形成硬掩膜層，所述硬掩膜層包括依次層疊的第一刻蝕阻擋層、犧牲層及第二刻蝕阻擋層；圖形化所述硬掩膜層，并以圖形化后的硬掩膜層為掩膜版刻蝕所述襯底，以形成多個間隔排布的溝槽；去除剩余的所述犧牲層；沉積隔離材料并平坦化，以在每一所述溝槽內形成一個淺溝槽隔離結構，多個所述淺溝槽隔離結構之間的臺階高度差均勻。

在一些實施例中，所述襯底為硅襯底或一具有外延層的硅襯底；所述第一刻蝕阻擋層的材料為氮化硅；所述犧牲層的材料為氧化硅或無定形碳；所述第二刻蝕阻擋層的材料為抗反射型材料。

在一些實施例中，所述的圖形化所述硬掩膜層的步驟進一步包括：圖形化所述第二刻蝕阻擋層；以圖形化后的所述第二刻蝕阻擋層為掩膜版圖形化所述犧牲層；以圖形化后的所述犧牲層為掩膜版圖形化所述第一刻蝕阻擋層。

在一些實施例中，所述的圖形化所述硬掩膜層的步驟進一步包括：采用自對準接觸刻蝕的方式圖形化所述硬掩膜層。

在一些實施例中，以圖形化后的硬掩膜層為掩膜版刻蝕所述襯底，以形成多個間隔排布的溝槽的步驟進一步包括：溝槽刻蝕完成后，所述犧牲層的剩余厚度大于或等于30納米。

在一些實施例中，所述犧牲層的材料為氧化硅；所述去除剩余的所述犧牲層的步驟進一步包括：采用濕法刻蝕的方式去除剩余的所述犧牲層。

在一些實施例中，所述犧牲層的材料為無定形碳；所述去除剩余的所述犧牲層的步驟進一步包括：采用灰化工藝去除剩余的所述犧牲層。