[發明專利]支持卷積神經網絡擴展指令的RISC-V加速器系統

在審

• 申請號: 202310081218.3
• 申請日: 2023-02-08
• 公開（公告）號: CN115983348A
• 公開（公告）日: 2023-04-18
• 發明（設計）人: 魏繼增;王茲哲
• 申請（專利權）人: 天津大學
• 主分類號: G06N3/0464
• 分類號: G06N3/0464;G06N3/08
• 代理公司: 天津市北洋有限責任專利代理事務所 12201
• 代理人: 杜文茹

1.一種支持卷積神經網絡擴展指令的RISC-V加速器系統，包括，用于保存所有指令與數據的外部存儲器(1)和用于數據傳輸的AXI總線(2)，其特征在于，還設置有五級流水線結構的依次串接的取指模塊(3)、譯碼模塊(4)、執行模塊(5)、訪存模塊(6)和寫回模塊(7)，所述的寫回模塊(7)的輸出端連接通用寄存器堆(8)，將當前指令的運行結果送入到通用寄存器堆(8)保存，用于譯碼模塊(4)的提取；其中，

所述的取指模塊(3)通過AXI總線(2)連接外部存儲器(1)用于獲取外部存儲器(1)的指令信息送入譯碼模塊(4)；

所述譯碼模塊(4)將傳來的指令翻譯為指令類型、通用寄存器堆地址、訪存相關信息，并從通用寄存器堆(8)中取到指令所需數據，最后將指令類型、訪存相關信息和指令所需數據發給執行模塊(5)；

所述的執行模塊(5)根據傳來的指令類型和指令所需數據進行相應的運算，并將運算結果以及傳來的訪存相關信息發送給訪存模塊；

所述的訪存模塊(6)檢測當前指令是否為訪存指令，若為訪存指令則通過AXI總線(2)連接外部存儲器(1)，根據從執行模塊(5)得到的訪存相關信息與外部存儲器(1)進行交互，將從外部存儲器(1)獲得的數據和執行模塊(5)的運算結果同時送入寫回模塊(7)；否則，將執行模塊(5)的運算送入寫回模塊(7)；

所述的寫回模塊(7)將傳來的運算結果送入通用寄存器堆(8)；

所述的通用寄存器堆(8)存放指令所需數據，通過接受來自寫回模塊(7)的運算結果來修改指令所需數據，通過譯碼模塊(4)來從通用寄存器堆(8)取到指令所需數據。

2.根據權利要求1所述的支持卷積神經網絡擴展指令的RISC-V加速器系統，其特征在于，所述的指令類型分為標量指令和矩陣指令。

3.根據權利要求1所述的支持卷積神經網絡擴展指令的RISC-V加速器系統，其特征在于，所述的執行模塊(5)包括有用于處理所有的標量指令的標量處理單元(5.2)和用于處理矩陣指令的矩陣處理單元(5.1)，所述譯碼模塊(4)翻譯接收到的指令后，將指令類型為標量指令的指令和與所述指令對應的數據傳入標量處理單元(5.2)；對于指令類型為矩陣指令的指令，首先檢測矩陣處理單元(5.1)是否準備就緒，若處于準備就緒狀態，則將矩陣指令和矩陣指令所對應的數據發送給矩陣處理單元(5.1)；若處于未準備就緒狀態，則保存指令類型和指令所對應的數據，并且暫停流水線直到下一周期，下一周期開始時，重復檢測矩陣處理單元(5.1)是否準備就緒，直至矩陣處理單元準備就緒，將矩陣指令和矩陣指令所對應的數據發送給矩陣處理單元(5.1)。

4.根據權利要求1所述的支持卷積神經網絡擴展指令的RISC-V加速器系統，其特征在于，所述的矩陣處理單元(5.1)包括有：用于接收譯碼模塊(4)輸出的指令控制信息的矩陣乘法單元控制器(5.1.1)，分別與所述矩陣乘法單元控制器(5.1.1)相連、接收矩陣乘法單元控制器(5.1.1)輸出信息的片上緩存(5.1.2)、層數控制器(5.1.3)和陣列單元控制器(5.1.4)，所述片上緩存(5.1.2)通過多路選擇器組(5.1.5)連接陣列乘法器(5.1.6)，所述層數控制器(5.1.3)和陣列單元控制器(5.1.4)的輸出分別連接陣列乘法器(5.1.6)。

5.根據權利要求4所述的支持卷積神經網絡擴展指令的RISC-V加速器系統，其特征在于，所述的矩陣乘法單元控制器(5.1.1)是整個矩陣處理單元(5.1)的控制核心，用于對接收的指令控制信息進行分析，得到數據控制信息和陣列乘法器控制信息，其中所述的數據控制信息發送給片上緩存(5.1.2)，所述的陣列乘法器控制信息包括有層數控制信息和陣列單元控制信息，所述的層數控制信息發送給層數控制器(5.1.3)，所述的陣列單元控制信息發送給陣列單元控制器(5.1.4)。