[發明專利]一種面向雷達系統的FPGA動態重配置方法

在審

• 申請號: 202310079432.5
• 申請日: 2023-02-08
• 公開（公告）號: CN116400300A
• 公開（公告）日: 2023-07-07
• 發明（設計）人: 李興明;沈亞東;王策;曾大治
• 申請（專利權）人: 北京理工雷科電子信息技術有限公司
• 主分類號: G01S7/02
• 分類號: G01S7/02;G06F17/14;G06F15/78;G06F13/42
• 代理公司: 北京艾緯鉑知識產權代理有限公司 16101
• 代理人: 袁瑞霞

本發明提出了一種面向雷達系統的FPGA部分重構方法，能夠提高雷達信號處理中FPGA開發的靈活性，降低FPGA的資源消耗。本發明通過FPGA的部分重構能力，提高雷達信號處理中FPGA開發的靈活性，降低FPGA的資源消耗，從而降低完整雷達系統中所需的的FPGA容量，以降低成本。

技術領域

本發明涉及雷達信號處理技術領域，具體涉及一種面向雷達系統的FPGA動態重配置方法。

背景技術

目前絕大多數的FPGA部分重構技術基于廠商Xilinx(賽靈思)的FPGA芯片，使用的工具為PlanAhead或Vivado；FPGA部分重構技術劃分靜態區和動態區時基于任務劃分，即將只將硬件接口劃分為靜態區，將不同時工作的具體任務整個劃分為動態區?，F有技術中只將雷達系統中的硬件接口放置在靜態區，這會造成雷達各個任務間的共同子任務的重復配置，從而導致動態配置區域變大，進而增大動態重配置時長，不利于雷達系統在各個任務間的快速切換。

目前應用在雷達系統中的部分可重構將硬件接口劃分為靜態區，按照可對FPGA時分復用的任務劃分靜態區。在雷達系統中，不同任務間往往具有相同的子任務，線性調頻信號(圖1)和頻率步進信號(圖2)兩個位于動態區域的任務都具有數字下變頻和逆FFT兩個子任務，即對這兩個子任務的重配置是不必要的。而雷達系統是一種強實時系統，若不同任務間切換的時間開銷過大，會大大降低部分重配置的應用范圍；動態區域的大小則會直接影響不同任務間切換的時間開銷。因此，現有技術以整個任務為粒度的重配置方法有任務間切換開銷過大的技術缺陷。

發明內容

有鑒于此，本發明提出了一種面向雷達系統的FPGA部分重構方法，能夠提高雷達信號處理中FPGA開發的靈活性，降低FPGA的資源消耗。

為實現上述目的，本發明的技術方案為：

一種面向雷達系統的FPGA動態重配置方法，包括如下步驟：

步驟1，實現雷達系統所需的硬件接口，并將其對外接口標準化，并劃分在靜態區；

步驟2，根據雷達系統的功能，確定各種工作模式的實現方法，并將它們分解為各個子任務；

步驟3，對比步驟2中各個工作模式的子任務，將它們的共同子任務，實現為動態可配置；

步驟4，根據各種工作模式和步驟3中已實現的靜態處理模塊，編寫各個模塊的處理狀態機和數據通路，并將無法在靜態模塊處理的子任務單獨實現，并劃分在動態區；通過動態區的控制狀態機，數據通路溝通起靜態區的各個硬件接口模塊和處理模塊，并在動態區中實現不在靜態區的處理模塊；

步驟6，在工作時，通過FPGA配置接口以及處理器配置接口根據工作模式配置動態區功能，并下發對應的靜態區處理模塊的參數，實現雷達功能的動態切換。

其中，所述步驟1中，具體劃分方法為：

DDR接口：使用Xilinx內存接口IP核中的AXI?Full接口形式，對外再使用XilinxAXI?Datamover?IP核，將AXI?Memory?Map接口轉換為雙向的兩條數據流AXI?Stream接口和控制流AXI?Stream接口；

PCIe接口：使用Xilinx?XDMA?IP核，并將其配置為AXI?Stream接口模式，使能BAR0、BAR1以及BAR2三個基地址寄存器空間，其中BAR0對外為AXI?Lite接口，用于通過主機配置FPGA內各個IP的參數或是讀寫單個數據，BAR1對外為雙向AXI?Stream接口，用于FPGA和上位機間大量數據的上傳下發，BAR2對外為AXI?Full形式，用于上位機快速讀寫FPGA內部的RAM，下發批量數據；

ADC和DAC接口：將ADC封裝為AXI?Stream?Master接口，將DAC封裝為AXI?StreamSlave接口即可。