[發明專利]一種芯片中電阻串的版圖布線方法及芯片

在審

• 申請號: 202310078876.7
• 申請日: 2023-01-17
• 公開（公告）號: CN116108798A
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 王瑩
• 申請（專利權）人: 圣邦微電子（北京）股份有限公司
• 主分類號: G06F30/394
• 分類號: G06F30/394;G06F30/398;H01L27/02
• 代理公司: 北京智繪未來專利代理事務所(普通合伙) 11689
• 代理人: 趙卿

1.一種芯片中電阻串的版圖布線方法，其特征在于，所述方法包括以下步驟：

步驟1，獲取芯片設計電路中DAC模塊的電阻參數，并基于所述電阻參數生成所述電阻串中的電阻匹配方式；

步驟2，基于所述電阻匹配方式獲取所述版圖中第一金屬層與第二金屬層之間通孔的布設位置，以及所述第一金屬層中第一金屬線的數量；

步驟3，根據所述芯片中DAC模塊電阻串區域的版圖尺寸、第一金屬線的數量和所述芯片的制造工藝實現對所述第一金屬線寬度的選取，并采用在電阻上方橫向貫通的方式布設相應數量和寬度的用于布設第一金屬線的金屬線。

2.根據權利要求1中所述的芯片中電阻串的版圖布線方法，其特征在于：

所述電阻參數包括芯片中電阻的數量、每個電阻的電阻長度及寬度。

3.根據權利要求2中所述的芯片中電阻串的版圖布線方法，其特征在于：

所述電阻匹配方式包括每個電阻在電阻串中的首位置和尾位置。

4.根據權利要求3中所述的芯片中電阻串的版圖布線方法，其特征在于：

所述第一金屬層中的金屬線為橫向金屬線，其與所述電阻串中poly電阻的方向相互垂直；

所述第二金屬層中的金屬線為縱向金屬線，其與所述電阻串中poly電阻的方向平行。

5.根據權利要求4中所述的芯片中電阻串的版圖布線方法，其特征在于：

所述第一金屬層中每條第一金屬線的首端和尾端均位于所述通孔上；

所述第二金屬層中每條第二金屬線的首端從所述第二金屬線對應的電阻串的首端引出，尾端位于所述通孔上，以實現與所述第一金屬線的連接。

6.根據權利要求5中所述的芯片中電阻串的版圖布線方法，其特征在于：

基于所述芯片的制造工藝確定相鄰兩條第一金屬線之間的最短間隔距離；

并基于所述最短間隔距離、所述電阻串區域的版圖尺寸和所述第一金屬線的數量計算所述第一金屬線寬度。

7.根據權利要求6中所述的芯片中電阻串的版圖布線方法，其特征在于：

所述第一金屬層中每條第一金屬線之間的間隔距離相等，且平行貫穿所述電阻串區域的版圖設置。

8.根據權利要求7中所述的芯片中電阻串的版圖布線方法，其特征在于：

所述電阻串區域，包括所述電阻串中每根電阻所在的區域，除去所述每根電阻之間首位連接的部分。

9.一種芯片，其特征在于：

所述芯片中包括DAC模塊，且所述DAC模塊中的電阻串采用權利要求1-8任一項中所述的一種芯片中電阻串的版圖布線方法實現第一金屬線的布線。